大家支持下 作者:冯国臣，刘兴旺，沈绪榜 嵌入式存储器的容量及其在系统芯片中所占的面积越来越大，对其操作所带来的动态功 耗成为系统芯片功耗中重要的组成部分，因此，必须寻求有效的低功耗设计技术，以降 低嵌入式存储器对整个系统的影响。为了降低存储器的功耗，人们采用了字线分割、分 级字线译码以及字线脉冲产生等技术，大大降低了存储器的动态功耗。 另外一种能有效降低存储器动态功耗的技术就是位线分割(DBL)。 针对系统要求，笔者采用DBL结构以及一种存储阵列分块译码结构，完成了64 kb嵌入式存储器模块的设计。 参数的修正与公式的重新推导 DBL结构的原理 DBL结构就是通过将两个或者多个SRAM存储单元进行合并，以减少连接到位线上的晶体管 数目，从而减小位线电容，达到降低存储器动态功耗的目的。 图1w给出了将4个SRAM单元连接在一起并通过传输管连接到位线上的电路示意图。 与一般布局的位线结构相比，图1w所示的DBL结构中连接到位线上的传输管数目减少了3 /4。 DBL结构有两个关键:第1，确定存储阵列行数N 与合并的单元个数M 之间的最优关系。 所谓最优是指合并后存储器的动态功耗最小。 对于这个关系，文献[ 1 ]中给出了相应的公式: pnor = (1 /M + 0.1) + 2 ×( (M + 1) / (N (ΔV /V ) ) ) 　， (1) Mop t = ( (N /2) ×(ΔV /V ) ) 1 /2 　， (2) 式中ΔV 表示位线上电压的摆幅， V 表示电源电压。第2，确定合并后各个管子的宽长比。下面，针对这两个问题进行讨论。 [pic] DBL功耗公式的修正 公式(1) ……