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FPGA和CPLD入门教程-免费共享
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时间:2020.01.15
上传者:微风DS
FPGA和CPLD入门教程newFPGA/CPLD入门教程(第一章FPGA/CPLD概述)第一章FPGA/CPLD概述本章讲述了FPGA/CPLD的基本概念、结构、发展以及如何进行FPGA/CPLD设
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ch5……
算法设计到硬件逻辑的实现,夏老师的经典(免费提供)
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上传者:二不过三
算法设计到硬件逻辑的实现,夏老师的经典(免费提供),算法设计到硬件逻辑的实现……
算法
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数字电路与FPGA
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数字电路与FPGA,数字电路与FPGA_0……
数字
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verilog程序设计例程
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Verilog_HDL程序设计例程王金明:《VerilogHDL程序设计教程》【例3.1】4位全加器moduleadder4(cout,sum,ina,inb,cin);output[3:0]sum;
verilog
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发几个超级经典的实验教程
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时间:2020.01.15
上传者:978461154_qq
发几个超级经典的实验教程,Verilog2……
verilog
几个关于altera开发板的原理图
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上传者:微风DS
几个关于altera开发板的原理图,开发板原理图……
开发
板原
理图
XILINX ZYNQ资料
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ds187_XC7Z010_XC7Z020_Data_SheetXILINXCONFIDENTIAL―DISCLOSEDUNDERNDA47Zynq-7000EPP(XC7Z010andXC7Z020
ds187
xc7z010
xc7z020
关于DS18B20的VHDL源代码(在开发板上测试比较精确)
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上传者:16245458_qq.com
关于DS18B20的VHDL源代码(在开发板上测试比较精确),温度传感DS18B20……
温度
传感
DS18B20
verilog 大量例程
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verilog大量例程,Verilog大量例程……
verilog
大量
例程
必备精品教程——时序分析与时序约束
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上传者:givh79_163.com
时序分析与时序约束时序分析与时序约束(基于TimeQuestTimingAnalyzer)1.基础篇:常用的约束(Assignment/Constraints)分类:时序约束、区域与位置约束和其他约束
时序
分析
与时
Verilog典型电路设计--华为
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Verilog典型电路设计--华为,Verilog典型电路设计华为……
verilog
典型
电路
Altare公司训练新人的练习题下载(免费)
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上传者:2iot
Altare公司训练新人的练习题下载(免费),Altare公司训练新人的练习题下载……
altare
公司
训练
非常全面的QUARTUS II中文使用手册
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非常全面的QUARTUSII中文使用手册,QuartusII简介[1]……
quartus
简介
约束材料分享
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001global_time_const_2003GlobalTimingConstraintsPDFcreatedwithpdfFactoryProtrialversionwww.pdffactor
001global
const
dvi的verilog源码
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dvi的verilog源码,dvi……
quaruts ii 9.1 crack
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quarutsii9.1crack,QII_9……
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