原创 Altera高速Transceiver-GXB使用

2012-12-3 13:09 6782 4 8 分类: FPGA/CPLD 文集: ALTERA FPGA

GXB应用点滴体会


1、StratixGX GXB时钟注意事项


     1)、REFCLK from Transceiver block0 and Transceiver block4 does not drive the IQ line and GCLK;


     2)、IQ line0 and IQ line1 drive the trasmitter PLL,while IQ line2 drive the reciever PLL;


     3)、REFCLK到IQ线的连接(EP1SGX40GF1020)


               Block    通道     IQ


                0         [3:0]      N/A


                1         [7:4]      IQ2


                2         [11:8]    IQ0


                3         [15:12]  IQ1


                4         [19:16]  N/A


      4)、八通道器件(EP1SGX10)


              Block    通道     IQ


                0         [3:0]      IQ2


                1         [7:4]      IQ0


       5)、注意20通道的FPGA,5个GXB模块,其中块4位于块0、1和块2、3之间;


       6)、BLOCK0和BLOCK4不产生IQ线。


 


2、关于高速差分对电气连接。


        GXB模块各个差分对(TX、RX以及REFCLK等)可以跟不同差分标准连接,特别是参考时钟,直接连接的前提是要有很好的DC耦合或者AC耦合。


        对于StratixIIGX来说,DC耦合是直接连接,AC耦合是每根线串接一个电容再连接。


       确认不同差分电平对接,在AC耦合情况下,必须保证发送端输出摆幅(VOD)大于接收端输入摆幅(VID);在DC耦合情况下,必须保证发送端共模电压范围小于接收端共模电压范围。


 


3、Altera内部对Transceiver基本结构的培训资料:part1https://assets-stash.oss-cn-shanghai.aliyuncs.com/album/old-resources/2009/6/10/719cd287-77b1-4af5-851f-0bfa471726c9.rar、part2https://assets-stash.oss-cn-shanghai.aliyuncs.com/album/old-resources/2009/6/10/5f3b627f-c960-47a8-913d-0377121e0ddf.rar。


 


4、最近在使用ArriaGX,关于GXB的ref clock说道几句。Mon Jul 13 2009


点击看大图


上图是Transceiver的输入时钟的来源,从图中我们可以看到,GXB的输入时钟有几个来源:1、专用参考时钟输入(REFCLK,每个Transceiver模块有两个);2、Inter-Transceiver Block Lines;3、全局时钟。ArriaGX手册原话如下:


The reference clock input to the transmitter PLL can be derived from:
■ One of the two available dedicated reference clock input pins
(REFCLK0 or REFCLK1) of the associated transceiver block
■ PLD global clock network (must be driven directly from an input
clock pin and cannot be driven by user logic or enhanced PLL)
■ Inter-transceiver block lines driven by reference clock input pins of
other transceiver blocks


对于全局时钟作为GXB的输入时钟,Altera还有几个限制,分别是:


必须是直接从引脚进来的时钟;


该时钟不能被用户逻辑或者EPLL驱动;


对于该时钟pin,QII软件要求进行以下约束


Assignment name: Stratix II GX/Arria GX REFCLK coupling and
termination setting
Value: Use as regular IO.


 

文章评论4条评论)

登录后参与讨论

coyoo 2011-5-31 15:30

Hi Wsnzou: 请问你用的什么型号? 请在编译之前正确设置IO的标准。

wsnzou_728544900 2011-5-30 00:50

本人在一块FPGA中同时使用两个Transceiver是出现问题: Error: Atom "FPGA_SFP4_TX" of type "I/O pad" cannot be placed at location PIN T31 that is in a different transceiver block location than the following atom(s) 恳请交流。非常感谢

liuchuan1989_344143501 2011-2-18 15:03

Altera内部对Transceiver基本结构的培训资料好像在解压时说文件不全,盼回复

coyoo 2009-2-20 11:11

占坑完毕
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