原创 关于Receiver中Byte Ordering的设置

        Altera的Transciever中的Byte Ordering设置用的较少,但是在现实调试中经常发现Reciever接收到的数据会字节颠倒,甚至于字节混乱,虽然Altera在Transceiver中提供了Word Aligner和Rate Match FIFO,感觉那些自动调整不能100%解决问题.

       研究Byte Ordering的目的就是为了解决传输中出现的字节颠倒问题。先简单介绍一下Byte Ordering的工作机制，发送端（Transmitter）会在数据（word）的LSByte发一个特定的码字，可以在连续的words上发送也可以仅发一个即可，对应的控制信号这时为“高”指示当前发送的是控制码；在接收端（Receiver）Byte Ordering Block会在数据中探测是否收到了该特定码字以及其所在数据的字节位置，如果探测到该码字的位置不在LSByte在Byte Ordering Block会自动插入Pad码直至该特定码字回到LSByte。

       关于Byte Ordering的设置应该分两种情况介绍（均基于Basic Mode）：

       一、Single-Width Mode

说明一下上图，在Single-Width模式下Transceiver传输位宽只能是16bit，这时候又分两种情况：1）、是未用到8B/10B解码模块，这时候WordAligner模式是Manual模式，Byte Ordering Pattern 码和Pad码的位宽都为8bit；2）、是用到8B/10B模块，这时候WordAligner的模式是Auto Sync State Machine模式，Pattern码和Pad码的位宽为9bit，注意这时候如果Pattern码用的K码则高位为‘1’，如果Pattern码使用的是数据码则最高位为‘0’。

      二、Double-Width Mode

关于上图就不做说明了，最后大甩卖Transceiver的Power-down、reset以及校准控制信号：

下图是StratixIV GX的Transceiver复位时序图：

说明一下上图，上图是以CDR自动锁定为例，所以无需rx_pll_locked信号，几个时间点说明如下：

a、时间点1是上电后pll_powerdown信号有效（asserted）；同时有效的还有tx_digitalreset、rx_analogreset以及rx_digitalreset；

b、时间点2是经过至少1us后pll_powerdown被释放（release）；

c、时间点3是pll_locked变高并指示CMU PLL 锁定到参考时钟；

d、时间点4是作为时间点3的结果也即pll_locked变高，Transmitter PCS 的复位被释放，也即tx_digitalreset被释放；

e、时间点5是busy信号变无效；注：该信号只有IVGX才开始有

f、时间点6是释放rx_analogreset信号；

g、时间点7是rx_freqlocked变高，并指示Receiver PLL锁定到输入数据；

h、时间点8是时间点7也即rx_freqlocked变高至少4us后，rx_digitalreset信号释放，Transceiver开始正常操作。

关于校准模块，请看下图：

关于上图以及校准模块说明一下，校准模块作用上图已经说的很清楚了。当设计中使能了校准模块的时候必须给模块一个输入时钟即cal_blk_clk，该时钟频率的范围是10～125Mhz，该时钟没有特殊要求，如果参考时钟符合上述范围也可以直接将参考时钟供给校准模块，实际设计中也经常这样做。另外，模块还有一个复位信号即cal_blk_powerdown信号。

       另外一个需要注意的问题是，如上图所示，一个校准模块最多可以管两个Transceiver 模块，所以在这两个TB中如果例化了多个实例，那么所有这些实例中用的例化的校准模块的输入信号都应该接在一起。曾经在做PCIE的时候没有注意就报错，找了很长时间才找到是这里出问题，因为PCIE用的是IP所以很多端口都是定制化，而同时又手动例化了一个basic模式GXB与PCIE归属一个校准模块“管辖”，由于参考时钟（参考时钟同时接校准模块）不一样所以导致cal_blk_clk不一样所以出问题。

      最后，每个校准模块需要一个高精度（正负1%）2K欧姆电阻连接到RREF引脚。