原创 QuartusII9.1 What's New

        Altera网站上已经可以download QuartusII9.1了，找到了9.1的What's New文档看了一下，摘取一些亮点feature记录于此。曾经有些遗憾，即要了解Altera从某某版本开始增加了哪些特性，却无从查起，虽然查此并无多大实际意义。

       1、首先肯定是增加了对于一些新器件的支持，同时对于一些老器件不再支持。新器件是CIV GX，从QII9.1开始下列器件不再支持：

以上器件支持最终版本QII9.0 sp2。

        2、Altera没个新版本出来都会宣传比上一个版本的编译时间减少20%，增量编译速度提高2倍之类的广告；当然同时还会和竞争对手相应的软件进行比较。

        3、一个比较有用的亮点featrure是从QII9.1开始支持VHDL-2008a(IEEE 1076-2008)，没有仔细研究过VHDL-2008a，但是它有个特性即注释支持“/*.....*/”，跟Verilog或者C语言一样。

        4、在settings中设置增量编译的页面里多了一个“Rapid Recompile”设置选项，需要具体研究才能了解其真正功能。

       5、从QII9.0开始Analysis&Synthesis Settings里多了一个Timing driven的选项，但是默认是off掉的，从QII9.1开始改选项对于65nm以后的新器件工程中默认是on的，该选项的功能是：Utilizes timing constrains to recognize critical paths and optimize them during synthesis。

        6、关于增量编译有个改进希望介绍给大家的是，关于分区划分的改进。我们知道以前划分分区单个分区必须是独立的模块（同级只能是单独一个HDL文件或者BDF文件），无法将同级的多个模块分钟一个区里面，如果要分则必须再往上封装一层；QII9.1开始支持同级多个独立模块划分进同一个分区里。

7、增量编译有改进，相应逻辑锁（LogicLock）也有些改进，从QII9.0开始LogicLock就不单单支持矩形区域了，通过Overlap region可以实现非矩形逻辑锁区域，没有具体用过Overlap region，不过从QII9.1开始是彻底摆脱矩形区域限制，真正实现任意区域锁定了，不过唯一遗憾的是似乎也是只能支持65nm以后的新器件。下图就是一个任意区域锁定的例子：

        8、对于进行嵌入式开发的同志，Altera为他们带来不少福音，首先其开始号称NIOSII能进行实时处理（real time process）了（是因为其开始增加了中断控制向量表-Vector Interrupt Controller （VIC）的原因吗？）；其次，经济核开始免费；最后，就是软件开发引入了Eclipse开发工具（即NIOSII Software Build Tools for Eclipse）。

        9、Sopc Builder和DSP Builder就不介绍了，这里想提的是对于做雷达或者通信的朋友可以关注一下Altera的在QII9.1里新提供的矩阵求逆（Matrix Inversion）IP，而且这个IP还是浮点的，只是不知道该IP定制化的参数的灵活性如何，据我所知不同场合对于矩阵的大小要求不同，所以我非常担心该IP仅仅是支持某阶或者某种大小的矩阵。

        10、终于看到了一个我比较感兴趣的feature：GX Debug IPs。没错，是一组GX调试的IP组以及参考设计组。提供了BER测试等等，减少了Transceiver的调试时间。另外，这些参考设计是基于Sopc Builder，也即都是作为Avalon Slave挂在Avalon总线上，工程通过JTAG Avalon Master来访问各个Salve，而各个Slave则负责跟GX进行通信实现debug。这些Slave都包括GX reconfig、GX Ctrl Sig、Data Gen、Data Ver等等包含data pattern（如伪随机码生成）和data pattern check。希望使用以后能给出详细的体会。

        11、增加一些Transceiver PHY开始取代以前通过例化ALTGXB宏函数来实现的方法。