Responsibilities:

• Work with a team of hardware and software engineers to define the high-level architecture
• Share in definition of micro architecture of next generation ASIC
• Own RTL design for portions of the chip, contribute to Design Verification and Synthesis
• Active role in Static Timing analysis, floor-planning, IP selection and all aspects of ASIC implementation
• System level validation in FPGA environment, device and system bring up and qualification

Qualifications:

• 10+ years of experience in high-performance design / micro-architecture
• 10+ years of experience in Verilog RTL development experience in a CPU/SOC and ASIC environment
• Must have a strong background in all aspects of ASIC implementation, especially with Synthesis flow, Static Timing Analysis, Floor-planning and I/O ring design
• Understanding of L2 Ethernet switching protocols (VLAN, Broadcast/Multicast), PCI Express and Storage protocols are desired
• Experience with FPGA implementation flows is a plus
• Strong problem solving and debugging skills
• Experience with silicon and system bring up
• Excellent communication skills
• Candidate will likely have an MS EE with 10+ years of experience

可以看到这个是招聘高级工程师的广告，这里比较清楚的定义了一般数字电路工程师要做的事情，包括系统层次的软硬件划分，模块定义，IP核选用，HDL代码编写，验证，综合，时序分析，系统原型验证等庞杂的事物，当然这是对带头大哥的要求，刚进门的小弟，一般都是从其中的一样开始做起。招收的初级工程师，一般只要求会些HDL代码，会几种总线协议，懂一点算法知识，能把确定了算法功能的模块用HDL代码写出来，做简单的仿真。

日常工作中，逻辑设计工程师需要打交道最多的，就是HDL文本编辑器跟逻辑仿真器，当然还要写相关的文档，需要配合工作最多的人，除了领头的大哥，就是负责算法设计的人和负责验证的人。单纯的模块逻辑设计，可以说是集成电路设计环节中门槛最低的一个，基本上有门级数字电路知识，会写Verilog，能看懂英语，就可以劳动了。所以这个队伍里，会有一些连pn节是啥都不清楚的人做，而且完全能够胜任。

这个工作干一段时间，基本感觉就是一部翻译机，把matlab或者C代码翻成Hdl，然后挂在总线上，想工作上有些突破，无非就是再接触一些系统层面的或者物理实现以及dft的东西，向前面所说高级工程师发展，或者有人凭着熟练的编码去转行做FPGA开发，然后变身应用工程师以及销售，当然也有极少人变成倒卖EDA工具的贩子。基本来说这个工作需要2-3年就可以完全熟练，之后就是高产操作员了。一般公司开的职位工资从毕业生到高级工，在6-20k之间。当然领导级的不在此列。

对于还在梦想进入这个职业的人，可以熟悉一下技能跟工具。

Verilog VHDL编码

linux基本操作，emacs，gvim编辑器使用

questasim，incisive，vcs仿真器使用

perl，tcl脚本语言

各种总线协议，音视频通信算法大体了解，ARM/MIPS处理器基本知识