原创 CDR与PLL

下图1所示为某串行数据链接的系统图，在Fibre Channel、Gigabit Ethernet、SDH等串行链路中都采用了这样的架构。发送端（TX）发送的信号通过信道传输到接收端（RX）后，收发器芯片RX部分的时钟恢复电路从串行数据中恢复出时钟，用恢复的时钟来同步串行数据，进行采样。由于多种原因，进入RX的串行数据信号可能有较大的抖动，理想情况下（锁相环PLL的环路带宽无穷大时），时钟恢复电路的PLL输出的时钟和RX的输入数据信号同相，即零抖动，这时，RX的判别电路（如图1中的D触发器）有最大的建立时间和保持时间余量。但是，由于PLL的环路响应为低通滤波器特性，只能消除串行数据中低频段的抖动，不能处理高频抖动，所以，现实情况中收发器芯片RX端“看到”的眼图是有抖动的。

在图1中，RX端PLL的参数是影响眼图和抖动性能的决定因素。PLL是一种广泛使用的电子电路，可以用于获得特定频率的时钟、射频信号调制与解调和串行数据的时钟恢复。


如图2为PLL的系统图，包括鉴相器（phase detector）、环路滤波器（loop filter）、压控振荡器（voltage controlled oscillator，简称VCO）三个基本部分。PLL的工作原理请参考模拟电路书籍。

在接收端的PLL中，鉴相器、环路滤波器和VCO三部分组成的环路的频响为低通滤波器特性。如下图3所示，接收端的时钟恢复电路的频响是一个低通滤波器，其传递函数为HL, 当串行数据信号的抖动变化频率较低时，即从直流到PLL的截至频率，PLL能及时追踪到数据跳变沿（即锁住相位），输出的时钟与输入数据同相（严格讲相位差为固定常数），这样抖动为零。当连续边沿的抖动变化太快时（即存在高频抖动时），PLL不能及时追踪到边沿的变化，于是输出的时钟和数据边沿存在抖动，所以，接收端的CDR不能滤除高于截至频率的抖动，它的抖动传递函数（Jitter Transfer Function简称JTF）的频响为高通滤波特性，接收端CDR又称为TIE抖动的高通滤波器。如图3，抖动传递函数HH=1-HL

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而一般情形下,这种锁相环的三个组成部分和相应的运作机理是：

1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度;
2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位,使得锁相器完成上述的固定相差功能;
3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑,大多数情形下是一个低通滤波器,用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。

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→─┤　鉴相器　├─→─┤环路滤波器├─→─┤受控时钟发生器 ├→┬─→
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可见,是一个负反馈环路结构,所以一般称为锁相环（PLL: Phase Locking Loop）

锁相环有很多种类,可以是数字的也可以是模拟的也可以是混合的,可以用于恢复载波，也可以用于恢复基带信号时钟。

PLL的特点
  1。 输出时钟有内部VCO自振产生，把输入参考时钟和反馈时钟的变化转换为电压信号间接地控制VCO的输出频率。
  2。 VCO输出频率有一定的范围，如果输入时钟频率超过这个频率，则锁相环不能锁定。
  3。 低通滤波可以过滤输入时钟的高频抖动，其输出时钟的抖动主要来自vco本身以及电源噪声，而不是输入时钟带入得抖动。
4。 由于是模拟电路，所以对电源噪声敏感，在设计PCB的时候，一般需要单独的模拟地。

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锁相环的工作原理：
1. 压控振荡器的输出经过采集并分频；
2. 和基准信号同时输入鉴相器；
3. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；
4. 控制VCO，使它的频率改变；
5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。