原创 在quartus中遇到的时序警告

2007-11-1 11:18 5085 9 13 分类: FPGA/CPLD

Critical Warning: Timing requirements were not met. See Report window for details.
Warning: Found invalid timing assignments -- see Ignored Timing Assignments report for details


多次遇到这样的警告,却不知该如何解决?

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文章评论4条评论)

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用户111218 2007-11-2 15:26

我按照你所说的试了一下,并且在assignment editor里timing里添加了setup relationship ,并且给了一个value值,再编译就没有上面的警告了。
 

ash_riple_768180695 2007-11-2 13:44

在Assignments -> Settings -> Classic Timing Analyzer Settings下面应该可以看到你的时序约束要求,也可以在这里编辑你的时序要求。这一页上的More Settings和Individual Clocks选项也可以找找看。

 

ash_riple_768180695 2007-11-2 13:29

不知道你的系统设计要求,也不知道你是如何设置的时序约束,所以具体问题帮不了忙。

ash_riple_768180695 2007-11-2 13:28

这两个warning虽然相邻出现,但是应该没有直接的联系。

Critcal Warning说的是布局布线工具没能实现用户提出的时序约束要求。该要求被正确读取,但是经过努力也没能实现。

Warning说的是用户的一个时序约束要求无法被布局布线工具正确读取,原因可能是用于表达逻辑节点的语句和综合后的网表对应不起来,或者是该时序要求不能和对应的逻辑节点对应起来,所以该要求不能执行,也就被忽略了。

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