原创 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(07)

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【接前文】
    前文介绍了通过I/O Planning界面配置的方式创建约束文件的方法。
    下面介绍直接创建文件的方法。
    直接点击Create按钮，同样是创建一个约束文件，但是貌似默认会创建一个新的约束集。

    完成时候，系统结构中出现相应的约束文件。

    打开该xdc文件，显示如下：

    只有用户管脚的信息，而没有Zynq子系统管脚的信息。
    如果这里在IO Port Properties页面中，修改一下PS_CLK管脚的参考电压，将其修改为LVCMOS_33，具体操作如下所示。

    之后再保存管脚配置信息，按照提示，将修改保存到synth_1中，打开MySystem_2.xdc文件，将会看到多了相应的修改信息。

    但是在IO Port Properties页面中将再也看不到IOSTANDARD的项目了。如下所示。

    但是如果删除MySystem_2.xdc文件中相应的条目，并保存文件后，软件会提示Out-of-Data，点击Reload后，软件会更新应用。

    此时配置会又回来的。
    如果修改Zynq系统配置出现混乱，可以关闭Synthesized Design页面，然后删除工程中现有的约束文件，运行Tcl指令“reset_project”系统将会删除所有的中间文件，重新执行Run Synthesis后，又会回到系统默认设置。
    【说明】第一次修改配置是，不知道怎么整的，生成的xdc文件包含了所有的管脚约束信息，包括系统的，如下所示。后来再也没有生成成功过。

    【说明】最后这一步，对于管教约束的修改只体现在将PS_CLK的参考点平从软件默认的1.8V变成原理图中指示的3.3V，其余配置保持系统默认。
    之前的实验结果证明，当PS_CLK对应的F7管脚的参考电平配置为默认的1.8V时，系统是能够正常工作的。该信号由有源晶振输出，如果把参考点平调成3.3V，不知道能不能正常驱动，本次实验一下。
另外IO口的参考电平对于INPUT管脚是否有用呢？是会影响判决们门限吗？如果是的话，正不知道有源晶振输出的信号是否能够触法3.3v参考电平对应的门限。
    不过，如下原理图所示，有源晶振的驱动电压是3.3V，估计输出振荡的幅值也的是3.3V。

【待研究】管脚约束中对于电平的设置是依据输入信号的电平，还是依据管脚所在Bank的驱动电压呢？有空研究研究！！！

3.7 Implementation & Bitstream
    同传统的ISE开发流程相同，逻辑设计完毕了，约束完成了，剩下的工作主要就是由软件完成了。

    如上图所示，启动Implementation & Bitstream操作，如果有问题，根据报错信息进行修改，如果没问题，硬件设计到此结束。
    如果是纯逻辑设计，就可以下板测试了。
    对于SoC系统，还需要进行软件设计。

【未完待续】至此，示例工程1的硬件设计部分已经全部完毕，下面将转到嵌入式软件开发环境配置以测试程序解读阶段........