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用户1472402 2016-1-23 19:22: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(11); 【声明】纯属原创，未经允许，禁止转载。如果修改嵌入式程序后，想重新下载，首先需要断开当前的链接，操作如下：（1）点 ...; 1929 21 1 22

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用户1472402 2016-1-23 18:06: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(10); 【声明】纯属原创，未经允许，禁止转载。 4.5 下板测试硬件和嵌入式软件都设计完毕，并且编译成功之后，就需要下板测试 ...; 1844 21 0 21

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用户1472402 2016-1-23 17:50: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(09); 【声明】纯属原创，未经允许，禁止转载。【接前文】查找到函数的定义，相当复杂，以下是函数说明： ...; 1375 24 0 24

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用户1472402 2016-1-23 17:35: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(08); 【声明】纯属原创，未经允许，禁止转载。 5.嵌入式软件设计嵌入式软件设计 5.1 将硬件信息导入到SDK嵌入式软件工程中 ...; 1440 16 0 16

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用户1472402 2016-1-20 22:29: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(07); 【声明】纯属原创，未经允许，禁止转载。【接前文】前文介绍了通过I/O Planning界面配置的方式创建约束文件的方法。下面介绍 ...; 1638 15 0 15

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用户1472402 2016-1-20 22:08: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(06); 【声明】纯属原创，未经允许，禁止转载。 3.5 将硬件集成设计方案转变成verilog封装形式到此为止，对于SoC的设计是存储在.bd ...; 2016 14 0 14

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用户1472402 2016-1-20 21:25: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(05); 【声明】纯属原创，未经允许，禁止转载。 3.4 添加已有的GPIO外设2--手动进行外设与Zynq系统的链接再添加 ...; 1448 14 0 14

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用户1472402 2016-1-20 21:02: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(04); 【声明】纯属原创，未经允许，禁止转载。【接前文】前文研究了如何配置Zynq子系统。最后在Zynq子系统 ...; 1894 11 0 11

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用户1472402 2016-1-20 20:46: 【博客大赛】Zynq构建SoC系统深度学习笔记-01-利用IP集成器构建嵌入式SoC系统(03); 【声明】纯属原创，未经允许，禁止转载。【接前文】【问题】：目前还没有研究有个叫做EMIO的东西是什么，UART0的默认管脚配置的就是EMIO。有空再 ...; 1512 11 0 11

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用户1472402 2016-1-20 20:26: 【博客大赛】Zynq构建SoC系统深度学习笔记-01_利用IP集成器构建嵌入式SoC系统(02); 【声明】纯属原创，未经允许，禁止转载。【接前文】前文提到通过界面可以定制修改Zynq子系统的配置，通过Import配置文件可以批量导入 ...; 1817 13 0 13

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用户1472402 2016-1-20 20:00: 【博客大赛】Zynq构建SoC系统深度学习笔记-01_利用IP集成器构建嵌入式SoC系统(01); 【声明】纯属原创，未经允许，禁止转载。 0. 引言任何最初的入门学习都是以官方参考文档为基础的，所以我的第一个实验也是参考Xilinx公司的 ...; 2494 12 1 13

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用户1472402 2016-1-20 10:09: 【博客大赛】Zynq构建SoC系统深度学习笔记-00-前言; 前言：本人是一位高校普通老师。近几年主要从事基于FPGA平台的软件无线电平台开发。主讲课程中和本博客相关的课程有《FPGA数字系统开发》和 ...; 1541 15 0 15

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