原创 Cyclone4 电路设计要点

Cyclone4 电路设计要点

1. 关于各档电源供电和Cyclone3一样，如下表：

2. 不同配置方式下MSEL管脚的电平设置，JTAG配置方式有最高的优先级，无需对MSEL做特别的设定，但推荐接地。

3. AS配置方式FPGA器件与配置芯片电路连接原理图：

4. AS配置方式在线编程原理图：

5. JTAG配置下载电路：

6. 关于VREF管脚

When VREF pins are used as regular I/Os, they have higher pin capacitance than regular user I/O pins. This has an impact on the timing if the pins are used as inputs and outputs.

         就特权同学的理解，这些VREF脚主要是针对一些低压差协议接口而设计的，但也可以作为user I/O，只不过VREF管脚电容相对于其他的一般I/O要大一些。Handbook中的管脚电容情况如下：

         管脚电容影响其时序，通常TimeQuest在计算net delay或cell delay等参数时，都涉及相关路径的R\C\LOAD等参数。也就是说，这些C偏大的VREF管脚的时序延时相对一般I/O会大一些。其实在应用中问题也不是很大，如果用户在管脚的pin2reg或reg2pin延时上没有特别高的时序要求。