 

用户1609127

文章：90 阅读：282890 评论：119 赞：928

 好友  私信个人主页

文章 90
原创 0
阅读 282890
评论 119
赞 928

原创毕业前的准备，好烦呀~

 2010-3-29 20:58  2475 10 12 分类: FPGA/CPLD

再过一个月不久就要毕业了！

毕业前要完成许多琐碎的工作。不得不把所有手头上的功课都停下来！

唉，就是一个字，烦呀！

当一切都稳定后，一定会再回来的，啊哈哈哈！

写原创有奖励！2025面包板原创奖励正在进行中

PARTNER CONTENT

换一换> 更多>

ST移动安全解决方案：构建全场景安全连接生态

赵明灿 2025-05-12

文章评论（2条评论）

登录后参与讨论

用户377235 2012-9-19 13:59

大神，好厉害

用户1609127 2010-3-30 17:20

嗯！diploma毕业~ 中文不知道是什么

tengjingshu_112148725 2010-3-30 10:10

硕士毕业？

tengjingshu_112148725 2010-1-4 18:12

总结得很好

用户412918 2010-1-3 17:42

很详细，支持一下…

查看更多评论

相关推荐阅读

用户1609127 2011-10-22 18:26: Verilog的私私细语 - 时钟化和信号的长度; 目录第2章时钟化和信号的长度 2.01 一个时钟一块数据的概念 2.02 信号时钟化 2.03 深入了解模块的沟通 2.04 电平检测模块的整合（即时事件在时序上的不和谐）实验八：电...

用户1609127 2011-09-08 12:47: 瞎搞Time Quest 和无责任的笔记第二章; 最近整合篇的第二章的构思和灵感都累积不少了，应该是时候开工了。恰好手头上还有一本笔记还没有写完，就是这本瞎搞TimeQuest的第二章。目录笔者也懒得贴了，看过第一章的同学多少也会猜到第二章的内容是什...

用户1609127 2011-08-29 18:21: 瞎搞Time Quest 和无责任的笔记第一章; 哎呀 ... 潜水了都有一段时间了，这是最近研究的成果和目标。话说TimeQuest这个东西真的很搞怪呀，做得笔者不得不从其他的方向去研究它。好了还是切入正题，TimeQuest用作静态时序的工具...

用户1609127 2011-07-06 17:43: Verilog的私私细语 - 整合的概念; 目录 02 第1章整合的概念 1.01 源码上的整合实验一：字面上的整合 1.02 时钟和步骤的定...

用户1609127 2011-06-22 10:18: VerilogHDL那些事儿 - 建模篇v4 + 时序篇v1; VerilogHDL那些事儿 - 建模篇v4 ====== v4 ====== 主要是修改了大量用法上的BUG和极限的精简内容 https://docs.google.com/leaf?id=0B...

用户1609127 2011-06-10 13:19: Verilog HDL的礼物 - Verilog HDL扫盲文; 目录 02第0章 Verilog HDL语言扫盲文 030.01 各种的HDL语言 030.02 HDL语言的层次 03 0.03 RTL级和组合逻辑级 040.04 Verilog HDL语言真的那...

我要评论

 2

关闭站长推荐

上一条

/2

下一条