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最近从BJ-EPM240到SF-EP1V2的学习。更贴切的说是在CPLD和FPGA下使用Quarts II ，Verilog HDL 语言来建模。随着学习的深入，我遇见的问题就越来越多了。这也是FPGA新手会遇到的一个大墙。

我来说说自己的一些心得和目前所遇见的问题吧。

1. Verilog HDL语言可以说是很好简单（高级用法除外），但是遇见如步骤性的次序，C语言的思路就会犯起来。你会生不如死，一个普通的C语言函数，用Verilog HDL 语言来写，会死了你很多脑细胞。建议改为状态机或者多模块化的设计，会简单许多（本笔记有演示）。

2. FPGA的硬件我们先不论，就只是软件也要了新手很多的时间。一开始学习Altera的FPGA 就要先学会操作Modelsim 和Quartes II 。当然还需要学习Test Bench。至于Test Bench 语言，比较随意，而且也很简单 （ 对简单的仿真而言啦 ）， 只要设置输入观察输出就行了。

3. Verilog HDL 语言的风格与优化。Verilog HDL语言是很现实的，好到写作风格会明显提高执行效率和提高代码的质量。不同于C语言，编译器往往是程式手追求的（大家有时间就去看看ourdev，那里常常会出现月经贴“哪一个编译器比较好”之类的文章 ）。 关于 Verilog HDL代码的优化，需要经验的累积。（这个是时间说了算话）。

4.静态时序分析和TimeQuest 你们是什么？为什么身为地球人的我，不明白你们来地球的目的。老实说，它们已经搞得我很蛋疼一段时间了。静态时序分析和TimeQuest 始终是理论一套，实践又一套，是我目前

遇到的大墙。有人来告诉我，要用什么思维来理解它们？（不瞒你说，我睡觉还在想着这个问题 ..... )

5. 对于FPGA新手来说，“默认” 是最好的选择。什么设定最好也是默认 （` ` !）。如果你很勇敢，挑战“自定义配置”，你会死得很好看。如果你说我胆怯 ... 这个我承认，事实上我的胆怯就是因为我“多余的勇敢”造成的。

总结：

FPGA新手，我不是说什么都“默认好”。FPGA新手和老手之间的不同，不是学习热心的相差，而是经验的相差。但是又有多少FPGA老手愿意分享自己的经验呢？我在这里给特权同学一个充满感激的敬礼。（ourdev那里有人的真名出来了）我们需要的是时间和不停的学习。