前言：<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

再过不久就要毕业了，毕业后就要上班，所以呀学习的时间确实比以前少了许多。不过这不是重点，我发觉自己的“自学”程度已经达到某种的限制，再也提升不了多少，是时候换换环境。故一在此之前写下一本关于Verilog HDL 心得的学习笔记。

每一本笔记的开始都有一个初衷：在早期练习Verilog HDL 语言（以下简称V语言），有一种莫名的奇怪感觉。相信很多初学者曾经有过这样的感觉 ......

我对这感觉执着很久，似乎要揭开什么！？我以简单的模块，进行了许多样的V语言编程风格，最后我发现有一套很简单而且非常“有效”的方法，我称为“低级建模”。

一开始，我对这与这方法没有任何“准则”要遵守而非常茫然，要我消耗了很长时间才建立起最基本的“准则”。经过许多的实验，惊讶的发现该方法对于“仿顺序操作”非常有效，我开始猜想“是不是应该建立一个适合低级建模的模板呢？”。模板的概念，有学过C++的朋友应该都知道，在C++的世界里，模板可以根据不同的“类型”，以同样的格式，创建函数，类等等。

在最后的几个试验中，我结论出一种“通用”的编程模板。即使，各个模块都有不同的功能，不同的代码量，不同的编程习惯，但是固定的“形状”还是存在。你应该知道V语言的解读性，不是一般的“穷”！（除非你经验老道）

可能会出现“鄙视群众”，“批评”自不量力的我搞原创的活儿。这一点我承认，自己才学过几个月的V语言和FPGA而已，没有任何实际的项目经验，V语言都无法精通，根本没有任何资格...  

被这样认为是人之常情，所以我才要事先声明：

这只是个人的一个心得，一个思想而已，纯粹“分享热心”才写这一本笔记。笔记的内容好不好我不知道，有没有用我也不知道，但是有一点，对于初学者来说，它绝对有参考的价值。仅此而已。

这本笔记我不论任何评价。至于该笔记的价值如何，竟可以在读前先不要做任何结论，浏览过后或许你会萌出其他的思路呢？

 akuei2上  

( 28 May 2010 )