1，端口定义，除了要声明输入，输出还是双向端口外，还要声明其数据类型，是WIRE还是REG，，如果没有声明，默认为WIRE型。
输入和双向端口不能声明为REG型
测试模块中不需要定义端口。
2信号类型声明。
reg cout //定义信号cout的数据类型为reg。
reg[3：0] out //定义信号out的数据类型为4位reg型。
3模块中最核心的部分是逻辑功能定义
a，用assign 持续赋值语句定义
如 assign F=~(( A&B)|(C&D));
只需要将逻辑表达式放在assign后即可。
b，调用元件
调用VERILOG内置门元件（门级结构描述）
调用开关级元件（开关级结构描述）
用户定义元件UDP（也在门级）
例如
and myand3(out,a,b,c); // 调用门元件，定义了一个三输入与门
and c2 (out,in1,in2); //二输入与门，名字为c2
打字好麻烦啊，笔记本浓缩键盘更是不好用啊。暂且记这点。
/3 
文章评论（0条评论）
登录后参与讨论