原创 1.8.1.1晶体、晶振

1.8.1.1晶体、晶振

1.8.1.1.1晶振解说-引用来源《无线秘籍-射频电路设计入门》

1.8.1.1.2晶振测试-引用来源《振荡电路的设计与应用》

1.8.1.1.3 个人经验补充【以下文字皆为原创】

晶振原理，晶振种类很多，参数和设计也有差异，选择什么类型晶振依据是给什么电路或IC提供“时钟信号”。晶振原材料之一SiO2，品质精纯，高Q值，原材料经过“炉”结晶化，经过后期加工等，切片（机械磨、光蚀刻）为一片um单位的晶片，利用晶体的压电效应，晶体靠机械振动产生相应的LO频率。

晶振工艺，尺寸、ESR和高频率为原厂设计难点，晶片蚀刻薄ESR小，晶振的尺寸ESR大，是两对矛盾定论；高频率时钟，从前的技术方案是利用基波n奇次波谐波，再后端LC高通滤除基波，现在的技术可以实现一定的高频率器件良率输出。有源 =无源 + IC + 电源。图1.8.1.3-1为晶振等效电路，ESR = Rm，ESR越小越好，依据：（|-R|/ESR <=1时，可能不起振），消费级：|-R|/ESR >=3，工控级：|-R|/ESR >=5，车规级：|-R|/ESR >=8；

晶振选型：低ESR，ppm取值：频率容忍度+稳定性容忍度。

晶振电路设计，一般如图1.8.1.3-2；Rf为反馈电阻，高阻抗低噪声，现在IC大都内部集成，设计可预留不上件；R1为限流电阻，为晶振drive level输出限流，如图1.8.1.3-4计算，R1一般取值0R-几K，输出为mW级别，一般上件0R。C1和C2为负载电容，C1+C2+晶振等效电路组成一个完美的一个谐振电路，C1和C2参考晶振datasheeet推荐值设计，实际测试结果中心频率必定存在偏差；

晶振测量，如图1.8.1.3-3，晶振标称频率：40MHz，实际测试为：40.0005MHz，ppm=|实际测试-标称频率|/标称频率；正偏（实际测试>>标称频率）,降低负载电容C1和C2容值，反偏则反之；

晶振layout，晶振频率低，幅度值一般为VCC±10%，能量一般，需要借助传导载体对外辐射，比如金属外壳虚焊（天线收发），或晶振邻近存在长走线带走晶振频率，然后甚至倍频波动，形成RE问题或者CE问题。晶振灵敏度，如图1.8.1.3-5，微小灵敏度受自身电容、负载电容影响和频率直接影响；整体灵敏度，还温度相关，信噪比相关；晶振牵引力是为小产品空间限制设计（无需外面负载电容，晶振内部调整相关参数）；布局保证边沿晶体10H（电场辐射），与热源隔离（晶体热敏感），负载电容差分走线短（提高SNR），晶体和走线包地（隔离干扰），周围不要有长走线（尤其是走线通往接口CE问题，通往挂载RE问题），

晶振事故，一般事故：负载电容不适配导致频偏ppm ∞不起振，IC VCC/电源原因；特殊情况：周围影响SNR过低，布局周围有高温器件（满载工作热传导/热辐射），器件一致性问题（ESR偏高），器件及适配电路一致性问题（drive level>标称值）；

图1.8.1.1.3 -1（图片引用网上）

图1.8.1.1.3-2（图片引用网上）

图1.8.1.1.3-3

图1.8.1..1.3-4（图片来源侵权删）

图1.8.1.1.3-5（图片来源侵权删）

小节知识点来源于个人通信系统设计笔记，分类记录好文籍+个人经验总结