原创从集成电路后段制造领域（芯片封装与测试）来了解现实中微电子制造领域的静电问题

 2021-12-7 18:42  2734 20 6 分类: EDA/ IP/ 设计与制造文集: 生产制造ESD管理

微电子制造中的静电问题都是存在于众多微小的细节之中。

微电子制造中存在大量的生产工序会产生并累积静电。

静电的直接影响之一就是通过静电感应作用将临近的微电子器件（确切而言，是其中的大量金属线路）充电至高静电位。

而微电子制造中涉及的许多电气测试机台（IC封测工厂就含有大量的电测工序），就是典型的CDM（Charged Device Model,器件带电放电模型） ESD关键工序（100%会发生CDM ESD），由此导致微电子器件的电性不良风险（主要是器件中的绝缘膜层漏电流过大，如gate oxide）必须得到重视并采取有效的管控措施；

而电气测试机台中的testing socket（测试插座）尤其是其中的器件装载导引机构大都采用绝缘塑胶或陶瓷材质，每颗器件的测试过程都会发生器件封装体与testing socket导引机构件之间的摩擦静电起电，随着测试机台测试越来越多的器件，如果testing socket上累积的静电得不到及时的有效消除，越到后面测试的器件发生CDM ESD导致的电气失效不良风险就越高。

当前基于28nm制程及以下的IC已经占比将近50%，其最高承受的CDM ESD电压大部分不超过100V。其中，最新的7nm、5nm制程的5G IC，CDM耐压更是降至50V以下，这种IC的设计与制程变化，给集成电路前段制造-Wafer Fab、集成电路后段制造-封装与测试、以及SMT工厂的生产工艺中的ESD防护带来了非常大的挑战。

作者： Copper_Hou，来源：面包板社区

链接： https://mbb.eet-china.com/blog/uid-me-3980254.html

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文章评论（2条评论）

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Copper_Hou 2022-1-13 15:47

封测工厂的产线中，wafer、die、IC处于高静电后，对接地导体部件放电占静电导致不良品的很大比例。解决方法主要都是及时降低wafer、die、IC的高静电位风险，具体到各生产工序、生产设备，所采取的具体措施因地制宜，各不相同。

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luckyzy2000_594672757 2021-12-16 10:45

讲讲怎么解决咯

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