原创 3--8译码器

2011-7-30 20:17 2362 7 8 分类: FPGA/CPLD

ef2932e1-bbfc-4b7a-904d-0790948001e3.jpg


module decoder(out,in);


output [7:0]  out;


input [2:0] in;


reg out;


   always @(in)


      begin


        case(in)


           3'b000:out=8'b1000_0000;


           3'b001:out=8'b0000_0001;


           3'b010:out=8'b0000_0010;


           3'b011:out=8'b0000_0100;


           3'b100:out=8'b0000_1000;


           3'b101:out=8'b0001_0000; 


           3'b110:out=8'b0010_0000;


           3'b111:out=8'b0100_0000;


         endcase


     end


endmodule


 

文章评论1条评论)

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用户377235 2013-2-28 16:09

一句话就能解决的事。。 assign out = 1'b1<
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