原创 小梅哥和你一起深入学习FPGA之数码管动态扫描（下）

• 测试平台设计

本实验主要对数码管驱动引脚的状态与预期进行比较和分析，通过仿真，验证设计的正确性和合理性。数码管驱动模块的testbench如下所示：

`timescale 1ns/1ns

module DIG_LED_DRIVE_tb;

         reg [23:0]data;

         reg clk;

         reg rst_n;

         wire [7:0]seg;

         wire [2:0]sel;

         DIG_LED_DRIVE DIG_LED_DRIVE_inst1(

                   .Data(data),

                   .Clk(clk),

                   .Rst_n(rst_n),

                   .Dig_Led_seg(seg),

                   .Dig_Led_sel(sel)

         );

         initial begin

                   data = 0;

                   clk = 1;

                   rst_n = 0;

                   #200;

                   rst_n = 1;

                   data = 24'h012345;

                   #10000;

                   data = 24'h518918;

                   #10000;

                   data = 24'h543210;

                   #10000;

                   $stop;     

         end

         always #10 clk = ~clk;

endmodule

每隔一段时间，更换数码管的Data输入数据，观察数码管的输出是否正确。

• 仿真分析

具体的仿真结果小梅哥就不一一给大家分析了，读者只需要对着图和代码中的编码比较，便能获知设计的正确性。

• 下板验证

手头暂无开发板，板级验证略。

过段时间等小梅哥有了自己的开发板，再来补上板级验证结果。

 图片被压缩了，小梅哥这里穿上原版ＰＤＦ，供需要的同学下载