原创小梅哥FPGA时序分析笔记（6.2）深入现象看本质——庖丁解牛之FPGA内数据传输模型

 2019-9-4 22:10  10863 81 10 分类: FPGA/CPLD 文集: FPGA深入学习

时钟和数据传输路径

1、   
数据总是从一个D触发器（REG1）传到另一个D触发器（REG2），我们称数据发出D 触发器为源寄存器，数据接收D触发器为目的寄存器

2、   
数据在传输过程中，可能参与多次组合逻辑变换

3、   
数据在传输过程中，需要经过可编程互联线传递

4、   
分析信号在两个寄存器之间的传递时，需要保证这两个寄存器的时钟信号是同源时钟。

针对第四点，需要补充的是，虽然通过上图可以看到，源寄存器和目的寄存器的时钟为同一个，那为啥要说是同源时钟，不说同一个时钟呢。其实，相信很多人也都知道，在实际使用中，有可能两个寄存器的工作时钟信号并非同一个。典型的例如一个PLL输出的两个时钟分别作为目的寄存器和源寄存器的时钟，这种情况下看似时钟不同，但是实际上在分析时，起点都是从PLL的时钟输入端开始，而从时钟输入到PLL的两个输出时间会算入时钟路径，因此本质上还是同一个时钟，所以上面说的是要求两个时钟是同源即可。

D触发器基本概念

在正式讲解这个模型之前，我们还是先来回顾一下什么是D触发器，下图为一个D触发器的典型符号图。<img .="abc255" src="https://static.assets-stash.eet-china.com/album/201909/04/220849nzfaid5p8wsdbyub.png">

D触发器概念：

1.        
D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。

2.        
D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。

3.        
D触发器在CP(时钟脉冲)的前沿（正跳变0→1）发生翻转，触发器的次态取决于CK的脉冲上升沿到来之前D端的状态，即次态=D。因此，它具有置0、置1两种功能。由于在CK=1期间电路具有维持阻塞作用，所以在CK=1期间，D端的数据状态变化，不会影响触发器的输出状态。

1、  D触发器具有2个稳定状态“0”和“1”，在时钟（CK）的上升沿，D端的数据被更新到Q端。

2、  在时钟的高电平期间，D端的数据变化。Q端的数据不会跟着变化。

针对第一条信息，我们可以知道D触发器在时钟的上升沿时将D端的数据存起来，所以，要想保证D端的数据能被正确的存起来，需要确保D端的数据在时钟上升沿时刻是稳定的，不能处于变化时期。假如在时钟上升沿的那个点，刚好D端的数据也在变化，那就真的不知道存储起来的究竟是0还是1和。而且，理想的D触发器，我们认为时钟信号从0到1的变化所需时间无限短，那么这个上升沿时间究竟是多长呢？理想的时钟上升沿可以被认为是从0到1这个变化的过程所需的时间是无限短的，但是实际在电路中，这个变化还是需要一定的时间的，不可能无限短。而且D触发器也不是真的就只需要在时钟上升沿的那一个时间点需要D端的数据是稳定即可，从实际的器件工作情况来看，任何一个D触发器要想在时钟的上升沿将D端的数据寄存并输出到Q端，有2个关键的时间参数需要保证。

建立时间，保持时间，输出延迟

对于实际的D触发器来说，为了保证在时钟的上升沿能够正确的将D端的数据寄存并输出到Q端，需要满足以下两点：

1.        
D端的数据必须在时钟上升沿到来之前的一定时间内就已经保持稳定，该时间被称为D触发器的建立时间（Tsu）

2.        
D端的数据必须在时钟上升沿到来之后的一定时间内继续保持稳定，该时间被称为D触发器的保持时间（Th）

同时，对于D触发器来说，D端的数据也不可能会在时钟上升沿出现的那一刻就立即更新到Q端，从时钟的上升沿到D端的数据稳定出现在Q端，也有一个时间，该时间称为寄存器的时钟到输出延迟（Tco）

FPGA内数据传输典型时序

首先看时钟，上图中可以看到，两个寄存器的时钟脚都是连在一起的，且来自同一个外部Pin，只是，从外部pin到寄存器1（REG1）和寄存器2（REG2）的时钟端口，中间都是有一段路要走的。既然要走一段路，就必然需要花费时间，所以图中也可以看到，从外部pin到寄存器1（REG1）的时间被标记为了Tclk1，同样的，从外部pin到寄存器2（REG2）的时间被标记为了Tclk2，这两个时间都是真实存在的，且并不一定相等。

最后，REG1的Q端的数据还需要经过FPGA内部的可编程连线，还有可能需要参与各种逻辑运算，才能到达目标寄存器，也就是REG2的D端，在从REG1的Q端传到REG2的D端过程中经过的各种连线和组合逻辑功能，也都是需要耗费时间的，这些时间在分析时统称为组合逻辑延迟，标记为Tdata。

那么，在这样的传输模型中，这些参数又将怎样影响我们的设计呢？为了不让大家越看越迷糊，这里先按照笔者平常调试工程时候的感觉，使用典型值做一个假设的情形。

a)        
CLK信号的频率为200MHz，既周期为5ns

b)        
REG1的Tco时间为0.5ns

c)        
REG1的Q端到REG2的D端，组合路径延迟Tdata为6ns

d)        
REG2的建立时间Tsu为0.8ns

那么这个设计，能够保证REG2正确的接收REG1发出的数据吗？

“不能”，可能马上就会有人脱口喊出这个答案。理由为：

1.        
从时钟到达REG1的时钟端口，到REG1的D端数据能够出现在Q端，首先要经过寄存器输出延迟Tco，

2.        
然后数据再从REG1的Q端传到REG2的D端需要经过组合逻辑延迟Tdata，

3.        
再然后，前面已经说了，要想REG2能够在时钟上升沿时寄存D端口上的数据，需要数据在时钟上升沿到来之前最少Tsu时间就稳定下来，

4.        
而根据上述假设，Tco + Tdata + Tsu的时间为7.3ns，已经远远超过了一个时钟周期5ns，也就是说，当时钟上升沿到达REG2的时钟端口时，数据还没有就绪，所以无法被正常接收”。

上述回答有理有据，貌似很正确，不瞒大家说，我在很长一段时间内，也是这样认为的。但是，上述分析却忽略了关键的一点，那就是时钟信号传输也是有延时的。接下来，我们把上述假设完善一下：假设时钟信号从外部pin传输到REG1的时钟端需要1ns，而传输到REG2时钟端需要3.5ns，那么这个时候，这个设计能够保证REG2正确接收REG1发出的数据吗？

l  REG1.CLK为CLK到达REG1的波形，相对于CLK，有一个延迟，设为Tclk1。

l  REG2.D为REG2的输入端D端口上的数据波形，该信号由REG1.Q经过组合逻辑和内部连线传递后到达，因此REG1.Q到达REG2.D这个时间是数据传输时间，为Tdata。

l  RERG2.CLK是CLK到达REG2的波形，相对于CLK，有一个延迟，设为Tclk2。

好了，到此时，相信又有人要问了，嗯，不错，你说的我都明白了，那么，然后呢，你说的这一些，与我的设计和约束有什么关系呢？难道我需要用你这个图来指导我约束？我要约束什么呀？这个嘛，说来话长。欲知后事如何，且听下回扯淡。<img .="abc255" src="https://static.assets-stash.eet-china.com/album/201909/04/221032w1hug1ii1hhjiuh1.png">