原创小梅哥和你一起深入学习FPGA之数码钟（上）

 2014-10-30 09:54  1726 18 19 分类: FPGA/CPLD 文集: FPGA深入学习

一、 实验目的

实现数码时钟的功能，要求能够进行24时制时、分、秒的显示，并能够通过按键调整时间。

二、 实验原理

通过对系统时钟进行计数，获得1S的标准信号，再以该信号为基础，进行时、分、秒的计数，通过数码管将该计数值显示出来，即可实现数字钟的功能。同时可以使用独立按键对时、分、秒计数器的初始值进行设置，即可实现时间的设定。

三、 硬件设计

本实验硬件电路简单，用到了8个数码管和4个独立按键。硬件电路如下：

图3-1 数字钟电路

四、 架构设计

本实验设计架构模块较多，下图为数字钟的架构：

图4-1 数字钟实验模块组织结构图

由图可知本实验有16个输出端口和6个输入端口，各端口的意义如下

表4-1 数字钟实验端口说明

因为存在模块间的连接，因此有部分内部信号，下表为部分内部信号的名称和功能说明

表4-2 数字钟实验内部信号说明

fpga 数码管独立按键数码钟

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