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用户1439727 2009-8-10 21:09
状态机设计方法
这是一个用状态机实现的10010检测器,代码如下: module seqdet(x,z,clk,rst_n); input x,clk,rst_n; output z; reg state; wire z; parameter IDLE = ...
用户1439727 2009-8-7 22:21
基于Verilog HDL流水线的设计
      在高速通信系统设计中,如何提高系统的工作速度是系统设计成败的关键问题。在通常情况下,提高系统的工作速度有两种方法:其一是采用并行方案设计 ...
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