-
用户1542249
2010-3-17 22:45
-
门级电路的仿真
-
RTL程序模块经过逻辑综合以后就生成了门级电路。既然RTL程序已经通过仿真，为何还要对门级电路进行仿真呢？这主要有一下几个原因 1.在 ...
-
-
用户1542249
2010-3-16 21:49
-
时钟分频改为使能分频
-
一个模块的时序仿真是正确的，但当把这个模块放到顶层模块和其他模块一起仿真时，结果就出现了时序错误。我检查了一下，发现我的其他个时钟是由 ...
-
-
用户1542249
2010-3-5 14:07
-
modelsim Testbench FPGA仿真
-
来源： http://blog.ednchina.com/liu_xf/431336/message.aspx FPGA调试篇（二）在Modelsim下使用TestBench对设计进行仿真 Signal Tap II ...
-
-
用户1542249
2010-3-5 14:03
-
SignalTap II FPGA 调试
-
来源： http://blog.ednchina.com/liu_xf/422851/message.aspx FPGA调试篇（一）在Quartus下使用SignalTap II 调试FPGA 在一数控系统的项目 ...
-
-
用户1542249
2010-3-5 10:41
-
what is register packing?
-
来源： http://dbaspot.com/forums/arch/253676-what-register-packing.html
-
-
用户1542249
2010-3-5 10:37
-
如何分析FPGA的片上资源使用情况
-
来源： http://blog.ednchina.com/riple/359264/message.aspx 如何分析FPGA的片上资源使用情况 在 维护遗留代码（4）——时 ...
-
关闭
站长推荐
/3 
