liang890319_284707880的文章-第2页-面包板社区

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liang890319_284707880 2013-9-13 16:46: fpga学习日记30，Cyclone II全局时钟与PLL; 除了电源时钟应该是fpga的第二重要的部分了，扮演着系统心脏的角色，是一切运算的基础。使用HDL编程时往往就是以clk信号为驱动信号进行设计的，所以clk ...; 1696 19 0 19

fpga cyclone clock pll

liang890319_284707880 2013-9-13 14:21: fpga学习日记28，Quartus三种下载方式; cyclone器件, jtag和as下载模式 JTAG是直接烧到FPGA里面的,由于是SRAM,所以断电后要重烧；SOF文件 AS是烧到FPGA的配置芯片里保存的， ...; 2043 22 0 22

cyclone quartus 下载

liang890319_284707880 2013-9-10 13:57: fpga学习日记26，AD DA以及verilog代码实例汇总; 这篇日志是本阶段最后一篇关于接口通信的实例后续将把学习重心放在硬件设计和存储显示上面本文分三部分 1，AD转换分 ...; 12407 28 1 29

verilog tlc tlc5620

liang890319_284707880 2013-9-10 11:15: 我的FPGA入门学习计划; 本文是自己初步学习fpga的一个计划，由于这个月才开始接触的fpga所以可能有认识不足的地方还请各位大侠指点 (ps本文涉及到的书籍大部分都 ...; 7269 18 12 24

fpga

liang890319_284707880 2013-9-6 18:13: verilog 不可综合语句; 原文地址 http://bbs.ednchina.com/BLOG_ARTICLE_1770084.HTM （1）所有综合工具都支持的结构： always，assign，begin，end，case，wir ...; 2247 21 0 21

verilog 综合

liang890319_284707880 2013-9-6 17:24: verilog综合与规范（转）; 一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语 ...; 1276 16 0 16

verilog 综合

liang890319_284707880 2013-9-5 08:09: fpga学习日记24，代码阅读之实现IIC; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用）本文主要学习iic读写24cxx的编程方法和思想本文建立在前面五篇日记的基 ...; 2791 19 2 21

iic verilog

liang890319_284707880 2013-9-5 08:08: fpga学习日记25，代码阅读之实现SPI; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用）参考资料： http://wenku.baidu.com/view/f5a568a1b0717fd5360cdc59 ...; 3299 14 0 14

verilog spi

liang890319_284707880 2013-9-3 21:22: fpga学习日记23，代码阅读之UART时序分析; 本文是在前两篇介绍UART收发文章的基础上的进一步分析前两篇文章为 fpga学习日记14，实现UAR ...; 1416 17 0 17

verilog uart

liang890319_284707880 2013-9-2 19:01: fpga学习日记22，代码阅读之实现UART; UART的实现代码阅读和学习说明本文代码来自《深入浅出玩转FPGA》书籍的光盘资料仅作交流学习之用请勿用于其他用途或直接与原书作者联系 ...; 1309 17 0 17

verilog uart

liang890319_284707880 2013-9-2 16:50: fpga学习日记18，Quartus宏模块设计和Signal tap的使用; 第一部分：quartus ii下参数化宏模块的设计第二部分：逻辑分析仪的使用第一部分：参数化模块设计今天上午花了两三个小时来学习quar ...; 2679 19 0 19

fpga verilog 宏模块

liang890319_284707880 2013-9-2 16:30: fpga学习日记21，再探testbench; Testbench 再学习 Testbench 主要用来生成时钟激励和模拟信号提供给测试模块然后通过 modelsim 观察模块的响应 ...; 1756 17 0 17

veilog testbench

liang890319_284707880 2013-9-2 16:08: fpga学习日记20，状态机任务和并行设计思想; 状态机任务和并行思想本文主要写了自己对状态机任务并行思想和流水线设计的一些认识为什么把这几个放在一 ...; 2540 20 0 20

verilog 状态机任务

liang890319_284707880 2013-9-1 13:17: fpga学习日记19，8月总结和后续学习计划; 8月总结和后续学习计划本文分三个部分第一部分：小结第二部分：疑问点第三部分：后续学习计划第一部分 ...; 1257 17 0 17

fpga verilog

liang890319_284707880 2013-8-31 10:37: fpga学习日记17，第一个综合项目数字时钟; 本文分为两个部分第一部分 verilog知识点简要回顾第二部分数字时钟设计第一部分：verilog知识点回顾 1，数值表示 ...; 1557 22 2 24

verilog 数字时钟

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