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用户235210 2010-1-3 18:59: 近期做的Spartan3E板子的几个实验(1); 旋转开关控制LED; 1827 3 1 4

用户235210 2009-12-27 16:00: 近期做的Spartan3E板子的几个实验(5); 串行通信实验，设置波特率为 9600 或 19200 。在计算机断电的情况下，将实验板的串行接口线接到计算机的 RS232 接口上，计算机通过 RS232 接口向实验 ...; 2361 3 0 3

用户235210 2009-12-27 16:00: 近期做的Spartan3E板子的几个实验(4); PS/2 键盘通信实验。利用实验板上的 PS/2 接口，实现键盘与实验板间的数据通信，并且将从键盘接收到的信号解码后通过 LCD 进行显示。 ...; 1862 4 0 4

用户235210 2009-12-27 15:57: 近期做的Spartan3E板子的几个实验(3); 运动计时器的设计。设计要求： ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / （ 1 ）在液晶显 ...; 2043 5 0 5

用户235210 2009-11-17 17:16: 串—并，并—串转换; 串行数据经过串并转换成 4 位并行数据输出，而后再经过并串转换成串行数据输出，验证输出与输入相同，只是有延时。详见附录。 https://static.assets-s ...; 2456 6 1 7

用户235210 2009-11-12 16:15: 32个优秀FPGA/CPLD网站; 1. OPENCORES.ORG 这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_cat ...; 2179 4 0 4

用户235210 2009-11-7 13:51: 有限状态机; 要设计一个存储器控制模块，用状态机实现。一般写法： module fsm(clk,rst,ready,rw,oe,we); output oe,we; input clk,ready,rw,rst; parameter idle="2"' ...; 2388 4 0 4

用户235210 2009-11-7 13:45: 8bits全加器的pipeline实现; 实验源程序如下： module pipelineadder(clk,cin,a,b,sum,cout); output sum; output cout; input clk,cin; input a,b; reg sum; reg c1,c2,c3,c4,cout; ...; 2098 4 0 4

用户235210 2009-11-7 13:31: 宏模块altdpram验证; 要求:数据8bits,地址总线8bits,用8bits计数器驱动读写地址，边读边写。方法一：利用fifo使读地址滞后于写地址，同时利用三个不同相位时钟触发不同的模块，其 ...; 1765 3 2 5

用户235210 2009-11-7 13:30: 三相六拍步进电机的FPGA实现; 这里只给出核心模块verilog源程序，设计过程见附件 module motor(clk,reset,dir,a,b,c);?xml:namespace prefix = o ns = "urn:schemas-microsoft ...; 2269 3 1 4

用户235210 2009-10-27 22:45: fifo宏模块验证; 实现fifo的同时读写，保证写始终有效，数据宽度保持和触发时钟周期一致，这样时钟上升沿就能保证在数据有效时间内仿真结果：保证写始终 ...; 1566 6 1 7

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