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用户374001 2015-9-10 18:58: SystemVerilog验证测试平台编写指南.PDF; 好好看看这本书，对验证的学习很有好处。; 6886 22 0 22

验证 systemverilog 测试平台

用户374001 2015-7-13 14:44: 在电脑的Redhat系统上安装Design Compiler; Synopsys DC200809 安装说明 ...; 2117 20 0 20

design compile

用户374001 2015-6-18 18:28: Quartus II Timequest Timing Analyzer进行时序分析（1）; 一，概述用Altera的话来讲，timequest timing analyzer是一个功能强大的，ASIC-style的时序分析工具。采用工业标准--SDC（synopsys design contrai ...; 2011 19 0 19

设计时序时钟 a c

用户374001 2015-6-18 18:11: quartus ii 工程管脚配置、时序约束及配置工程; 设计好工程文件后，首先要进行工程的约束。约束主要包括器件选择、管脚分配及时序约束等。时序约束属于较为高级的应用，通过时序约束可以使工程 ...; 4678 17 0 17

时序下载设置选择 a

用户374001 2015-6-18 15:54: 安装虚拟机VMware6.5（学习IC设计之2）; 安装虚拟机VMware6.5过程相对比较简单，这里考虑到初学者的种种好奇和迷茫还是将详细过程的截图给初学者列出来。如果您是高手，这一节可以飘过…… ...; 2272 15 0 15

虚拟机 vmware

用户374001 2015-6-11 17:48: FPGA学习仿真1ModelSim入门及Testbench编写——与Modelsim-Atera仿真的不同; 一、研究生期间，开始想学习IC设计，所以开始学习FPGA设计项目。不过目前还在犹豫是学习IC设计前段还是后端。这里将遇到的问题和方法整理成一个博客，以便其 ...; 1958 14 0 14

仿真 in st a c

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