pengchengcheng082_593158939的文章-第8页-面包板社区

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pengchengcheng082_593158939 2014-3-8 11:34: 【博客大赛】探寻FPGA LAB底层资源、复位、上电初值; 一、LAB内部资源 Cyclone III 每个LAB包括 16个LE ，每个LAB 还包括 LAB control signals、LE carry chains、Register chains、Local interconnect，需 ...; 3230 11 7 18

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pengchengcheng082_593158939 2014-3-5 16:54: fpga 寄存器上电初始值; 寄存器的初值是由综合工具(synthesis tool)决定下来的，综合synthesis过后，电路网表就确定了，初值也就决定了。换句话说，初值不会随后端的布局布线过程影响 ...; 3898 12 0 12

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pengchengcheng082_593158939 2014-3-5 10:47: 三段式状态机 VS 一段式状态机; 使用哪种方式的状态机，不能一概而论，切忌“一棍子打死”和“非黑即白”的思想！根据实际情况，选择合适的状态机方式。三段式相比于一段式，简洁，方便维护 ...; 1512 12 0 12

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pengchengcheng082_593158939 2014-3-4 19:38: FPGA学习之quartusII的后缀名; Quartus II 是一款功能强大的 EDA 软件。在这个集成开发环境中， PLD 使用者可以完成编辑、编译、仿真、综合、布局布线、时序分析、生成编程文件 ...; 2933 12 0 12

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pengchengcheng082_593158939 2014-3-4 16:15: 两段式状态机不可能完成的任务; 两段式状态机不可能完成的任务（特权）最近折腾状态机，发现一个小任务对于两段式状态机写法是不可能完成的。这个小任务很简单，先看用一 ...; 1543 11 2 13

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pengchengcheng082_593158939 2014-3-4 16:11: FSM 状态机的设计; 状态机的设计直接体现了工程师的逻辑功底！本人学习状态机经历了几个阶段，现在还在体会，摸索之中。 1、《verilog 那些事儿》中一种编程思想，“ ...; 1441 11 0 11

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pengchengcheng082_593158939 2014-2-25 14:57: fpga DFT设计概述; 在芯片设计领域的含义，即可测性设计( Design for Testability ) 在集成电路(Integrated Circuit，简称IC)进入超大规模集成电路时代，可测试性设计(Design ...; 2008 12 0 12

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pengchengcheng082_593158939 2014-2-24 15:01: FPGA高速通信接口的设计; 1、FPGA 和其它芯片进行高速率的数据交换，一些较高端的FPGA芯片有专门的高速收发器硬件结构，可以达到几个G的传输速率，直接使用 IP 配置即可； 2、FPG ...; 913 14 0 14

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pengchengcheng082_593158939 2014-2-23 18:42: Chip Planner; 一、Quartus II 自带的工具 Chip Palnner 有什么用？两种工作模式：Assignment 和 ECO(Engineering Change Order) 两大功能： 1、Design a ...; 4732 10 0 10

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pengchengcheng082_593158939 2014-2-22 20:44: Cyclone II IO资源学习; IO资源 IO是与外界沟通和控制的通道，fpga提供了丰富的IO和一些实用的特性。本文简要的将主要的特性摘录下来做设计参考用。具体参数参考handboo ...; 1097 10 0 10

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pengchengcheng082_593158939 2014-2-22 19:32: FPGA电源管理问答(转载); FPGA有哪些供电要求？ FPGA的电源取决于内部电路的要求。FPGA有三个要配置元素：可配置逻辑块(CLB)，I/O块(IOB)及其相互连接(见图)。CLB提供功能性逻辑元 ...; 1008 9 0 9

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pengchengcheng082_593158939 2014-2-22 16:02: 关于FPGA的全局时钟网络和PLL; 以Altera CYCLONEIII 为例 1.EP3C16系列的FPGA 支持16个时钟输入，clk0-3 ，clk4-clk7 clk8- clk11 clk12-clk15 四组，每一组对应一个PLL，共四个PLL ...; 1748 10 0 10

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pengchengcheng082_593158939 2014-2-22 15:59: 评论：@wind330's Blog 博客中提到的“掌控全局时钟网络资源”; 谢谢; 655 8 0 8

pengchengcheng082_593158939 2014-2-22 14:30: 基于Cyclone IV的动态PLL重配置设计; 基于Cyclone IV的动态PLL重配置设计 ——CrazyBingo ——2012-08-28 在实际项目应用中，由于系统的复杂，在某些需求中，需要实现动态时钟 ...; 1425 10 0 10

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pengchengcheng082_593158939 2014-2-22 10:15: 异步复位，同步释放; 一个简单的异步复位的例子 module test ( input clk, input rst_n, input data_in, output reg out ); always @ (posedge clk or negedge rst_n ...; 1055 9 0 9

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