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用户63399 2006-11-10 18:41: 北航夏宇闻verilog讲稿ppt; 6703 7 10 17

用户63399 2006-11-5 21:11: QUARTUSII6.0中文手册; 4910 10 35 45

用户63399 2006-11-3 09:54: FPGA设计流程; 4367 14 4 18

用户63399 2006-11-2 10:54: synplify的使用手册; 4544 12 1 13

用户63399 2006-11-2 10:04: synplify,ISE,ModelSim后仿真流程(转); 4790 13 3 16

用户63399 2006-10-31 19:24: 简化的RISCCPU设计简介; 4566 13 0 13

用户63399 2006-10-29 21:06: 利用modelsim分析设计; 3692 10 0 10

用户63399 2006-10-27 18:00: ModelSimSE5.8c指南; 4885 11 0 11

用户63399 2006-10-26 19:23: verilog学习网站; http://www.asic-world.com/verilog/; 5986 8 0 8

用户63399 2006-10-26 16:26: Modelsim5.6简明教程; 4170 9 1 10

用户63399 2006-10-25 21:40: 过程赋值连续赋值过程性连续赋值; 4662 9 0 9

用户63399 2006-10-25 20:32: Modelsim百问第二章; 3971 14 0 14

用户63399 2006-10-25 20:31: Modelsim百问第一章; 4672 10 0 10

用户63399 2006-10-24 15:28: #0延迟; 内部赋值延时是0 (#0) 和无内部赋值延时并不一样,它和没有延时的非阻塞性赋值也不一样,#0 表示在当前所有挂起的事件赋值完成后但在非阻塞性赋值进行前 ...; 4350 13 0 13

用户63399 2006-10-24 15:16: $strobe$monitor$display; $strobe：当该时刻的所有事件处理完后，在这个时间步的结尾打印一行格式化的文本, 语法 $strobe( Argument,...); $fstrobe( Mcd, Argument,...); Mcd = Ex ...; 6647 12 0 12

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