本文通过对一个I2C 总线IP 核的设计，介绍了用VHDL 语言设计和实现该IP 核的过程。首先简要地介绍了I2C 总线协议的标准及应用，分析了影响8 位MPU 的传输速率低的因素，继而提出了基于CPLD/FPGA 平台设计“虚拟器件”I2C 总线IP 核的设想。其次给出系统自顶向下的设计方案，接着对系统的功能进行了详细的总体规划与层次设计，讲解了系统体系结构和系统各个功能模块的电路设计；最后进行了调试,并给出在MAX+Plus II 10.0环境下的仿真波形。