2005半导体学报-CMOS工艺中GG_NMOS结构ESD保护电路设计第 26 卷 　 第8期 2005 年 8 月 半　 导　 体　 学　 报 C H IN ESE J OU RNAL O F SEMICONDUC TORS Vol. 26 　 No . 8 Aug. ,2005 CMOS 工艺中 GG 2 NMOS 结构 ESD 保护电路设计 3 杜 　鸣 　郝 　跃 　 朱志炜 ( 西安电子科技大学微电子学院 , 宽禁带半导体材料与器件教育部重点实验室 , 西安 　 710071) 摘要 : 采用 GG 2NMOS 结构的 ESD 保护电路的工作原理和对其进行的 ESD 实验 ,提出了一种保护电路的栅耦合 技术方案 ,并达到了预期效果 . 通过实验可以看出其性能达到了人体放电模式的 2 级标准 . 在模拟的基础上可确定 损伤的机理和位置 ,从而给出了由 ESD 导致的栅氧化层损伤的微观机制 . 关键词 : ESD ; GG 2NMOS ; 人体放电模式 ; 栅耦合 PACC : 7360 F ; 6120J ; 8240Q 中图分类号 : TN386 　　　 文献标识码 : A 　　　 文章编号 : 025324177 (2005) 0821619204 1　 引言 ESD ( elect ro static discharge ) 是 当今 MOS 集 2 　ESD 保护电路及其工作原理 一个好的片内保护电路应该能够可以抵抗多次 ESD 应力 ; 还应该具有足够快的开启速度以及低的 开启电阻 ,以保证在 ESD 事件发生时 , 能够快速的 将电压钳位 ,使得相应的被保护电路不受损伤 [ 7 ,8 ] . 此外 ,保护电路还应该具有独立性 ,在被保护电路工 作时 ,保护电路应该是高阻状态 ,不影响被保护内部 电路的正常工作 . 本文的 ESD 保护电路 , 是采 用 μm 标准 CMOS 工艺 ( 加 ESD 注入工艺 )……