Quartus使用问题及解决方法总结
Quartus使用问题及解决方法总结（转载）
在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需
要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策
群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路
.
下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如
有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢
1.Found clock-sensitive change during active clock edge at time on
register ""
原因：vector source
file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化
。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。
措施：编辑vector source file
2.Verilog HDL assignment warning at : truncated value with size to match size of target (
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]
a;而默认为32位,将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数
3.All reachable assignments to data_out(10) assign '0', register removed by
optimi……
