Xilinx PCIe 带 DMA，烧入V5平台验证过的，内有pdf文档详细的教程，windows驱动和应用界面也在里面，全面的一目了然的资料PCI_express_DMA_Freeware_Virtex-5\DMA_Freeware\pcie_ml505esx1_prj\ml505cg\endpoint_blk_plus_v1_5\doc\pcie_blk_plus_ds551.pdf.................................\............\..................\.......\......................\...\pcie_blk_plus_gsg343.pdf.................................\............\..................\.......\......................\...\pcie_blk_plus_ug341.pdf.................................\............\..................\.......\......................\example_design\BMD.v.................................\............\..................\.......\......................\..............\BMD_64.v.................................\............\..................\.......\......................\..............\BMD_64_RX_ENGINE.v.................................\............\..................\.......\......................\..............\BMD_64_TX_ENGINE.v.................................\............\..................\.......\......................\..............\BMD_EP.v.................................\............\..................\.......\......................\..............\BMD_EP_MEM.v.................................\............\..................\.......\......................\..............\BMD_EP_MEM_ACCESS.v.................................\............\..................\.......\......................\..............\BMD_INTR_CTRL.v.................................\............\..................\.......\......................\..............\BMD_TO_CTRL.v.................................\............\..................\.......\......................\..............\EP_MEM.v.................................\............\..................\.......\......................\..............\pci_exp_1_lane_64b_ep.v.................................\............\..................\.......\......................\..............\pci_exp_64b_app.v.................................\............\..................\.......\......................\..............\xilinx_pci_exp_1_lane_ep.v.................................\............\..................\.......\......................\..............\xilinx_pci_exp_1_lane_ep_product.v.................................\............\..................\.......\......................\..............\xilinx_pci_exp_blk_plus_1_lane_ep-XC5VLX50T-FF1136-1_ES.ucf.................................\............\..................\.......\......................\implement\backup_implement.sh.................................\............\..................\.......\......................\.........\coregen.log.................................\............\..................\.......\......................\.........\endpoint_blk_plus_v1_5_top.bld.................................\............\..................\.......\......................\.........\implement.sh.................................\............\..................\.......\......................\.........\make_ace.sh.................................\............\..................\.......\......................\.........\novas.rc.................................\............\..................\.......\......................\.........\pcie_ace.cmd.................................\............\..................\.......\......................\.........\pcie_x1_plus_v1_5es_imp.ace.................................\............\..................\.......\......................\.........\results\mapped.map.................................\............\..................\.......\......................\.........\.......\mapped.mrp.................................\............\..................\.......\......................\.........\.......\mapped.ncd.................................\............\..................\.......\......................\.........\.......\mapped.pcf.................................\............\..................\.......\......................\.........\.......\netlist.lst.................................\............\..................\.......\......................\.........\.......\routed.bgn.................................\............\..................\.......\......................\.........\.......\routed.bit.................................\............\..................\.......\......................\.........\.......\routed.drc.................................\............\..................\.......\......................\.........\.......\routed.nlf.................................\............\..................\.......\......................\.........\.......\routed.pad.................................\............\..................\.......\......................\.........\.......\routed.par.................................\............\..................\.......\......................\.........\.......\routed.twr.................................\............\..................\.......\......................\.........\.......\routed.unroutes.................................\............\..................\.......\......................\.........\.......\routed.xpi.................................\............\..................\.......\......................\.........\.......\routed_pad.csv.................................\............\..................\.......\......................\.........\.......\routed_pad.txt.................................\............\..................\.......\......................\.........\.......\timing.twr.................................\............\..................\.......\......................\.........\xilinx_pci_exp_1_lane_ep_inc.xst.................................\............\..................\.......\......................\.........\xst.scr.................................\............\..................\.......\......................\.........\xst.srp.................................\............\..................\.......\......................\.........\_impactbatch.log.................................\............\..................\.......\......................\pcie_blk_plus_release_notes.txt.................................\............\..................\.......\......................\simulation\board.v.................................\............\..................\.......\......................\..........\board_common.v.................................\............\..................\.......\......................\..........\dsport\dsport_cfg.v.................................\............\..................\.......\......................\..........\......\pci_exp_1_lane_64b_dsport.v.................................\............\..................\.......\......................\..........\......\pci_exp_expect_tasks.v.................................\............\..................\.......\......................\..........\......\pci_exp_usrapp_cfg.v.................................\............\..................\.......\......................\..........\......\pci_exp_usrapp_com.v.................................\............\..................\.......\......................\..........\......\pci_exp_usrapp_rx.v.................................\............\..................\.......\......................\..........\......\pci_exp_usrapp_tx.v.................................\............\..................\.......\......................\..........\......\xilinx_pci_exp_downstream_port.v.................................\............\..................\.......\......................\..........\......\xilinx_pci_exp_dsport.v.................................\............\..................\.......\......................\..........\functional\board_rtl_x01.f.................................\............\..................\.......\......................\..........\..........\board_rtl_x01_ncv.f.................................\............\..................\.......\......................\..........\..........\xilinx_lib_mti.f.................................\............\..................\.......\......................\..........\novas\bmd_pcie.cr.mti.................................\............\..................\.......\......................\..........\.....\debussy.rc.................................\............\..................\.......\......................\..........\.....\error.dat.................................\............\..................\.......\......................\..........\.....\interrupt.rc.................................\............\..................\.......\......................\..........\.....\libpli.so.................................\............\..................\.......\......................\..........\.....\lib_build.bat.................................\............\..................\.......\......................\..........\.....\modelsim.ini.................................\............\..................\.......\......................\..........\.....\novas.rc.................................\............\..................\.......\......................\..........\.....\run.f.................................\............\..................\.......\......................\..........\.....\run_2.f.................................\............\..................\.......\......................\..........\.....\rx.dat.................................\............\..................\.......\......................\..........\.....\simulate_mti.do.................................\............\..................\.......\......................\..........\.....\transcript.................................\............\..................\.......\......................\..........\.....\tx.dat.................................\............\..................\.......\......................\..........\.....\usapp_tx_rx.rc.................................\............\..................\.......\......................\..........\.....\vsim.wlf.................................\............\..................\.......\......................\..........\.....\wave_rx.do.................................\............\..................\.......\......................\..........\sim_define.v.................................\............\..................\.......\......................\..........\sys_clk_gen.v.................................\............\..................\.......\......................\..........\sys_clk_gen_ds.v.................................\............\..................\.......\......................\..........\tests\BMD_cfg_tests.v.................................\............\..................\.......\......................\..........\.....\BMD_rd_tests.v.................................\............\..................\.......\......................\..........\.....\BMD_rd_wr_tests.v.................................\............\..................\.......\......................\..........\.....\BMD_wr_tests.v.................................\............\..................\.......\......................\..........\.....\pio_tests.v.................................\............\..................\.......\......................\..........\.....\sample_tests1.v.................................\............\..................\.......\......................\..........\.....\tests.v.................................\............\..................\.......\......................\..........\xilinx_pci_exp_cor_ep.f.................................\............\..................\.......\......................\..........\xilinx_pci_exp_defines.v.................................\............\..................\.......\endpoint_blk_plus_v1_5.ngc.................................\............\..................\.......\endpoint_blk_plus_v1_5.v.................................\............\..................\.......\endpoint_blk_plus_v1_5.veo.................................\............\..................\.......\endpoint_blk_plus_v1_5.xco.................................\............\..................\.......\endpoint_blk_plus_v1_5_flist.txt.................................\............\..................\.......\endpoint_blk_plus_v1_5_pcie_blk_plus_gen_1_vhdl.prj.................................\............\..................\.......\endpoint_blk_plus_v1_5_xmdf.tcl.................................\............\..................\.......\ml505cg.cgp.................................\............\........55x4_prj\ml555cg\coregen.log……