这篇论文描述了在FPGA 中的亚稳态，它是怎样产生的，还有它是怎样导致设计的失败。介绍了如何计算亚稳态的平均无故障时间(MTBF)，并且总结了各种器件和设计参数是如何影响平均无故障时间的。 理解 FPGAs 中的亚稳态 这篇论文描述了在 FPGA 中的亚稳态，它是怎样产生的，还有它是怎样导致设计的失败。介绍了如 何计算亚稳态的平均无故障时间(MTBF)，并且总结了各种器件和设计参数是如何影响平均无故障时 间的。 介绍 亚稳态是当信号在无关的电路中或异步时钟域之间传输时导致数字器件包括 FPGA 系统失效的一种 现象。这篇论文描述了 FPGA 中的亚稳态，解释了它是如何发生的，并讨论了它是如何导致设计失 败的。 由亚稳态得出的平均无故障时间可以告诉设计者是否应该去降低出现失效的几率。这篇论文将告诉 你如何由各种设计和器件参数计算出平均无故障时间，FPGA 供应商和设计者是如何提高平均无故障 时间的。通过一些设计技巧和优化降低亚稳态造成的失效，系统可靠性是可以提高的。 什么是亚稳态 在所有的数字器件如 FPGA 中的寄存器都定义了一个信号时序要求，满足了这个要求寄存器才可以 正确地在输入端获取(capture)数据在输出端产生数据。为了确保可靠的操作，输入信号在时钟沿之前 必须稳定一段时间(寄存器建立时间 Tsu)并且在时钟沿之后稳定一段时间(寄存器保持时间 Th)，然后 寄存器输出经过一个特定的时钟到输出延时(clock to output ,Tco)后有效。如果一个数据信号在翻转中 违反了一个寄存器的建立和保持时间的要求，寄存器的输出可能就会是亚稳态。在亚稳态中，寄存 器的输出值在高和低之间徘徊一段时间，这就意味着输出翻转到一个确定的高或低的延时会超过固 定的时钟到输出延时。 在同步系统中，输入信号必须总是满足寄存器时序要求，所以亚稳态不会发生。亚稳态问题通常发 生在当一个信号在无关的线路中或异步时钟域中传输……