基于Quartus2的Verilog实例详解 基于 Quartus2 的 Verilog 实例详解 说明：该例程分两部分：第一部分主要是通过一个半加器的实验来 演示 Quartus2 软件的基本用法，从而使入门者很快上手。第二部分主要 是 VerilogHDL 的实例，其中每个程序都是已经调试通过的，尤其是后边 的数字钟、频率计等都有已经建好的工程，若将其下到实验箱就可以直 接观察效果。由于水平有限，纰漏之处还请指正！ 第一部分 半加器的实现 1 、打开 Quartus2 软件如下图所示： 标题栏 菜单栏 资源管理窗 工程栏 编译状 态 显示 窗 信息显示窗 图 1―1 Quartus II 软件图形用户界面 我们首先简单了解一下各部分的作用： 标题栏：显示当前工程的路径和程序的名称。 菜单栏：主要包括文件（ File ）、编辑（ Edit ）、视图（ View）、工 程 （Project）、资 源 分 配（ Assignments ）、操 作（ Processing）、工 具（ Tools ）、 窗口（Window）、和帮助（ Help）、 9 个下拉菜单组成。 工具栏……