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基于FPGA的并行DDS
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时间:2020-03-25
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资料介绍
介绍一种提高直接数字合成器(DDS)系统时钟频率的并行处理方法.给出了一个基于现场可编程门阵列(FPGA)的具有400MHz系统时钟频率DDS电路的实现方法和实验测试结果.采用直接中频输出方式,输出频率范围250 MHz~350 MHz,频率分辨率6Hz,寄生信号抑制50dB.该DDS电路具有接口简单、使用灵活等优点,可用于雷达、电子战领域的宽带信号产生. 基于FPGA昀并行DDS 周国富卜2 (1.北京理工大学,北京100081;2.中国电子设备系统工程公司,北京100083) 摘要:介绍一种提高直接数字合成器(DDS)系统时钟频率的并行处理方法。给出了一个基于现 场可编程门阵列(FPGA)的具有400MHz系统时钟频率DDS电路的实现方法争实验测试结果。采用直 接中频输出方式,输出频率范围250MHz一350MHz,频率分辨率6Hz,寄生信号抑制50dB。该DDs电路 具有接口简单、使用灵活等优点,可用于雷达、电子战领域的宽带信号产生。 关键词:直接数字合成(DDS)现场可编程n阵列(FPGA)宽带并行处理 FPGA―based parallel DDS ZHOU Guo Fu ……
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