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IEC 60950 版本明細

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时间：2021.03.05

上传者：西风瘦马

IEC60950版本明細

iec 60950 版本明細
暑假电子设计制作学习安排.pdf

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时间：2019.11.18

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这是本人经典收藏的电子类书籍，有的是参加设计类大赛时翻阅的参考类文案，有的是参加培训时藏有的经典教程，在此电子工程专辑平台上分享，希望能够帮助到有电子兴趣好爱的你，请且行且珍惜，好好收藏吧！
Verilog-2001 Behavioral and Synthesis Enhancements

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时间：2022.05.13

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Verilog-2001BehavioralandSynthesisEnhancements(CliffordE.Cummings)

verilog2001 behavioral and synthesis Enhancements
555延时关灯.rar

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时间：2020.06.15

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555延时关灯.rar

555 延时关灯 rar
面向Zigbee的温室监控系统的设计研究

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时间：2019.06.28

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温室监控系统用于实时监测室内温度、湿度、CO2浓度等环境参数，以便做出相应调整，使作物处于最佳环境中生长。文章主要针对Zigbee技术为基础，以温室监控系统设计为中心，对系统整体设计和温室监控系统硬件
CRC-8校验在分布式串行通信系统中的应用

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时间：2019.07.01

上传者：xld0932

重点讨论了CRC-8校验在由单片机与微机组成的串行通信系统的应用,微机端CRC-8校验采用VC++与80X86汇编语言混合编程实现编码、解码子程序,既满足了动态编码解码要求,又为可视化编程提供了非常方
AD20常用快捷键

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时间：2024.03.18

上传者：zhusx123

AD20常用快捷键很不错的快捷对于新手使用AD软件很友好便捷。

AD20 常用快捷
Optimizing Test Coverage - Recommended...

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时间：2022.05.13

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OptimizingTestCoverage-RecommendedDesignRulesforanX-rayandIn-circuitTestStrategy(agilent)

optimizing test coverage Recommended
Metastability Performance of Clocked FIFOs

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时间：2022.05.13

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MetastabilityPerformanceofClockedFIFOs(ti)

metastability performance of clocked FIFOs
门禁电源问题

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时间：2022.03.28

上传者：东亚安防

微耕公司原装的电源可以带多少设备?如果供电不足,应该怎样接线来扩展电力供应?

门禁电源
A Verilog HDL Test Bench Primer(lattice)

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时间：2022.05.13

上传者：无量头颅无量血

AVerilogHDLTestBenchPrimer(lattice)

verilog hdl test bench Primerlattice
Omate 6000-6E工业以太网交换机

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时间：2022.03.28

上传者：东亚安防

供电电压DC12/24/48V冗余输入及极性反接保护，AC220V，DC220V

工业以太网交换机
Correct Methods For Adding Delays To Verilog Be...

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时间：2022.05.13

上传者：无量头颅无量血

CorrectMethodsForAddingDelaysToVerilogBehavioralModels(CliffordE.Cummings)

Correct methods for Adding Delays to verilog be
监控工程施工手册

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时间：2022.03.28

上传者：东亚安防

监控工程施工手册、、

监控工程
基于RSA加密算法软件试用的实现

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时间：2019.07.01

上传者：xld0932

本文讨论通过RSA加密算法,对PC机硬盘序列号信息进行软加密,实现软件的试用。
国军标150-19温度实验

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时间：2019.06.03

上传者：feiniao2008

国军标150-19温度实验
Nonblocking Assignments in Verilog Synthesis...

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时间：2022.05.13

上传者：无量头颅无量血

NonblockingAssignmentsinVerilogSynthesis,CodingStylesThatKill(CliffordE.Cummings)

nonblocking assignments in verilog synthesis

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