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非常全面的QUARTUS II中文使用手册

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quartus 简介
Altare公司训练新人的练习题下载（免费）

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altare 公司训练
Verilog典型电路设计--华为

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verilog 典型电路
必备精品教程——时序分析与时序约束

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时序分析与时序约束时序分析与时序约束（基于TimeQuestTimingAnalyzer）1.基础篇：常用的约束（Assignment/Constraints）分类：时序约束、区域与位置约束和其他约束

时序分析与时
verilog 大量例程

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verilog 大量例程
关于DS18B20的VHDL源代码（在开发板上测试比较精确）

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温度传感 DS18B20
XILINX ZYNQ资料

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ds187_XC7Z010_XC7Z020_Data_SheetXILINXCONFIDENTIAL―DISCLOSEDUNDERNDA47Zynq-7000EPP(XC7Z010andXC7Z020

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几个关于altera开发板的原理图

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开发板原理图
发几个超级经典的实验教程

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verilog程序设计例程

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Verilog_HDL程序设计例程王金明：《VerilogHDL程序设计教程》【例3.1】4位全加器moduleadder4(cout,sum,ina,inb,cin);output[3:0]sum;

verilog 程序设计
数字电路与FPGA

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数字电路
算法设计到硬件逻辑的实现，夏老师的经典（免费提供）

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quartus一个完整的设计例子

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FPGA和CPLD入门教程－免费共享

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FPGA／CPLD数字电路设计经验

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FPGA／CPLD数字电路设计经验FPGA/CPLD数字电路设计经验技术交流讲义FPGA/CPLD数字电路设计经验分享摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对

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超详细UART模块代码

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TCL脚本教程！

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Tcl教程13/25/200610:11:08PMTcl教程[Editbyroben_chen]http://2316.vip.nease.net/scriptnet/ssdn/index.htm23

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