原创 Allegro的差分约束相关含义

 2012-12-3 12:22  4847 15 15 分类: PCB 文集: Cadence

1、Satic Phase Tolerance 相位容差一般设计5MIL 高速电路会更小； E. Q: W$ T* |3 E; o" u
2、Min Line Spacing 最小线间距，一般是走线到BGA 遇到区域规则时会减小线宽与间距；
4 b% v1 f' D1 A$ |3、Primary Gap 差分的正常间距；3 q4 V; z9 M! {) F6 J5 h9 T
4、PrimaryWidth 差分的正常线宽；$ H* }+ Y" p& P# f( B* f
5、Neck Gap 差分对的最小间距，一般情况和BGA区域的最小线间距一样；
0 r+ V! f8 _# M2 j6、Neck Width 最小线宽，与工艺生产能力相关！

allegro