原创 同步设计

2012-12-26 14:05 1265 18 18 分类: FPGA/CPLD 文集: ALTERA FPGA

同步设计的概念

整个系统只有一个时钟,最多还有一些派生时钟。系统中大多存储元件都是时钟沿敏感元件(寄存器),而不是电平沿敏感的元件(锁存器)。

同步系统的时序特点

信号变化都发生在时钟沿(之后的微小时间处),即系统中的动作基本上都是“绑定”在时钟沿上。

信号在敏感的时钟沿之后,可能会有一段不稳定时间,随后将保持一段时间稳定,等待下一个敏感的时钟沿来采样

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