由于不断追求更高的性能，有效数据窗的单位间隔（UI）继续缩短。速率为1Gb/s时，UI为1000 ps，5Gb/s缩短为200 ps，10Gb/s则为100 ps。对于100 ps的有效数据窗，当系统没有连贯而可靠地发送和接收数据之前，可容忍很小的Tj（总抖动）。以上述速度传输时，Tj结果需大大小于100ps，而Rj（随机性抖动）只在1ps的子区间内。有什么技术和工具能用来检定这些飞秒（fs）系统呢？
基本上来说，随着速度的提高，高速I/O设计比以往面临更大挑战。最新的标准多数要求在物理层的比特误码率为10–12。然而，UI的逐渐缩小使保持这样的误码率变得越来越难。到头来，这就意味着设备级抖动要继续缩短。例如，5Gb/s的SuperSpeed USB规定Rj为2.42ps RMS；10 Gb/s的SFP规定Tj为28 ps，Rj为1 ps左右。
定时分析
所有采用电压变换来体现定时情况的电气系统都伴有讨厌的定时抖动。当信号发送速率不断提高，电压摆动缩小以降低功耗时，系统的抖动在信号发送间隔中占到相当大的比重。这种情况下，抖动成为基本性能限度。是否具有抖动检定能力，对成功运用符合性能要求的高速第三代（Gen 3）系统至关重要。如图1所示，每个时钟的数据级、上升沿和下降沿都在D处表示出来。数据锁存是数据通信的关键环节。工具（示波器、仿真系统）上，以可见图形的形式显示。在每个时钟上，边沿的定时位置（如有）有助于时钟—数据延时统计分布。这种位移即抖动或时间间隔误差（Time Interval Error or TIE）。
图1 串行数据 中的抖动
TIE抖动是相对已知或已恢复的时钟测量出的信号定时误差。在串行数据的应用中，TIE通常称为抖动。TIE很重要，因为其甚至能显示一段时间内少量抖动的累积效应。以图2为例，每毫微秒时钟边沿的TIE标准偏差是9.6 ps。
图2 TIE抖动测量有其他方法测量单波形抖动，包括周期性抖动和cycle-to-cycle抖动。
周期性抖动是对信号的测量，通常针对从一个边沿到另一相似边沿的复示信号。常见的周期测量工具测量某一信号的上升沿到下一上升沿之间的数值。采用数据传输方式（如DDR 内存），同时利用上升沿和下降沿来记时数据比特，这时测量周期仅为半个周期。在采集周期测量值的有效样值后，可分辨标准偏差和峰值。该统计数据即信号中的周期性抖动。
对于cycle-to-cycle抖动，通过应用简单算术计算刚刚获取的周期测量值。如果已知两个相邻周期的定时数据，其差值便是cycle-to-cycle变化：周期1减去周期2。此外，取周期中的有效示范周期，并测量周期之间的差值后，即可得出标准偏差和峰值。统计出的数据即cycle-to-cycle“抖动”。
抖动分量
将抖动分成各个分量，可提高精度、看清BER性能的根源。最常用的抖动模型基于图3所示的分级结构。虽然也有分析抖动的其他方法，但这种方法为T11 MJSQ所认可，目前最为常用，因为它直接显示与BER性能相关的分量。
图3 按抖动类型进行的抖动分析
在这种分级结构中，首先将总抖动（Tj）分为两类，即随机性抖动（Rj）和确定性抖动（Dj），然后再将确定性抖动分为若干类：周期性抖动（Pj，有时也称正弦波抖动Sj）、占空比抖动（DCD）以及数据相关抖动（DDj，也称符号间干扰ISI）。有时也采用另外的类别（有界不相关抖动BUj）。
如果要测量在高信号发送速率时构成Tj的各分量，应采用本底噪声低、频率响应平稳、抖动测量底限低和触发抖动小的仪器。例如， ON Semiconductor发现在检定其高速ECL设备时，需采用系统抖动<200 fs RMS而且带宽较宽的仪器。芯片设计者发现几个ps期间的信号移位，甚至是在fs范围内的移位，也会干扰发送（TX）和接收（RX）性能。
值得注意的是，尽管大多数串行通信标准都对抖动容差或抖动限值做出规定，但标准所采用的技术参数较为模糊，或者在分析抖动时采用了不同的基本原理。标准文件倾向于概述可量化的抖动限值，但并没有提出多少指导意见来帮助确定在特定应用时哪一种限值更为重要。各种形式的抖动都有可能干扰系统BER，不同的工具在检测抖动时有不同的优势。
我们在之前的博文“解答头号难题：抖动分析设备的选择，以及足球偏好问题”中分析了各种抖动分析仪，欢迎您与我们分享您的抖动测试经验，我们将在下回继续讨论。
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keendawn_745908826 2011-6-3 00:17