原创 CCM BOOST PFC电路设计浅析

本文仅以最常用的PFC拓扑来探讨电源设计的合理方法，让电源设计尽可能变得透明，科学和合理，最大限度的提高产品开发效率，降低系统设计风险。当然由于本人水平有限，思考和总结的东西不见得就一定正确，更多的是从工程的角度激发一下大家的思维，用工程的方法去设计产品，好过用经验的方法设计产品。

很多工程师在产品设计当中都有很多的困惑，电路拓扑我都有所了解，但是如何能够根据客户的需求设计出好的产品？大多数时候我们都是在抄袭和模仿，或者根据IC厂家的典型设计进行简单的更改，我们会设计简单的变压器，电感，会根据经验选择电阻，电容，二极管，MOSFET等器件，我们知其然（因为别人就是这么做的），但不知其所以然（因为缺少科学的工程方法）。别人的方案不一定适合我们的产品，别人的经验也不一定正确，如果我们不能用工程的方法加以归纳，总结和提炼，那么永远只能跟在别人的后面，差距越来越大。

首先，我们要考虑的是，客户的需求是什么？

产品的功率等级？输入范围？输出范围？要满足哪些标准？体积？成本（价格）？效率？开发周期？

以小功率等级而论（200W以下），DCM BOOST PFC电路显然更为合适，可以较好的兼顾到指标，体积和成本，MOSFET零电流开通，无需任何辅助电路即可实现软开通，二极管零电流关断，用普通的Ultra-fastrecovery二极管即可基本消除反向恢复问题，由于每一个开关周期中，电感电流都会从零开始，再归于零，没有直流偏置问题，可以用铁氧体磁芯代替昂贵的铁硅铝等粉芯类磁环，降低成本，缩小体积，提高效率，同时IC厂家的解决方案丰富，开发周期短。

如果到了中小功率等级（200W~400W），BCM BOOST PFC电路则更为合适，临界导通模式，既有DCM的优点，又可以克服其一些缺点，同时由于是变频控制，EMI的频谱很宽，单个频率点的能量幅值就小得多（在定频控制中，所有的能量都集中在开关频率的基波，二次谐波，三次谐波等谐波频率点上，所以幅值很大），电磁兼容性设计会更容易解决。

对于中大功率等级（400W~1000W），interleaved BCM BOOST PFC电路则是一个较好的选择，对于400W以上的应用而言，单路BCM/DCM BOOST PFC电路的峰值电流太大，MOSFET的关断损耗会随之增加，电感的最大磁通密度也会增加，在饱和磁通密度和电感损耗之间很难找到折中的平衡，同时由于峰值电流的增大，滤波器的优化设计渐渐变得困难。所以采用两路BCM BOOST PFC交错并联更合适一些，两路纹波对消，输入的总纹波电流大大减小，从而又起到了简化滤波器设计的效果。同时由于每一路电路的功率只有总功率的一半，器件选型和优化设计都较容易实现。实际上，虽然IC厂家和一些专家宣称interleaved BCM BOOST PFC电路最大只能应该用到1000W的功率等级，但是经过精心的设计，最大可拓展到2000W的功率等级，单级效率可以达到98.4%，而成本却低于CCM BOOST PFC电路，此处不再就该问题展开论述，有暇时将另外撰文专门论述interleaved BCM BOOST PFC电路应用在2000W功率等级的案例。

对于1kW功率等级以上的应用，大家习惯于选择CCM BOOST PFC电路，电路结构简单，研究论文众多，控制策略成熟，解决方案也多，所以在大功率场合得到了广泛应用。此处不再一一赘述。在CCM BOOST PFC电路的基础上衍生出很多的软开关电路，用以提升效率，但需要指出的是，这些软开关电路都增加了电路的复杂性，使得控制策略变得复杂，降低了产品的可靠性，而实际的效率提升并不明显，所以并不是合适的选择。通过对CCM BOOST PFC电路的优化设计，效率可以提升97%以上，并不需要画蛇添足的增加软开关电路。

在3kW功率等级以上的应用中，有两种方案可供选择，一种是三相PFC电路，三相相位差120°，对于6kW以上功率等级尤为适合，每一相的功率只有总功率的三分之一，优化设计并不难，但缺点是三相的控制策略非常复杂，目前还没有专门的IC解决方案，需要通过DSP软件控制来实现，技术实力一般的公司难以做到。另外一种方案是interleaved CCM BOOST PFC电路，交错并联总是能把复杂的问题简单化，当然交错并联不是两个电路的简单并联，而是存在相位差的并联，目的是最大程度的对消两路电路的纹波，简化EMC滤波电路的设计。Interleaved BCM BOOST PFC电路已有成熟的IC解决方案，就设计难度来说要小于三相PFC电路。

另外一个值得关注的PFC电路是bridgeless PFC，所谓的bridgeless PFC就是在任何时刻，整流桥只有一个diode导通，整流桥的损耗只有其他其他PFC电路的一半，对于整机效率来说，大约可以提升0.5%的效率。但无桥PFC也有缺点，那就是其每一路电路在正负半波中交替导通，每一路都要承担所有的功率。以3kW的PFC电路设计而论，如果采用无桥PFC电路，那么两个支路的设计都要按照3kW来进行，关键器件数量都要乘2，所占用的空间体积也是两倍。所以bridgeless PFC的优化设计是个难题，很难在性能和成本之间达到一个折中，而且控制策略也较为复杂，还有很多的专利需要避开，对于技术实力一般的公司或工程师而言，选择这个方案将面临巨大的挑战。

以上是针对方案层面的一些个人感想，是四年多以来的一些设计总结，限于篇幅，难以展开很详细的论述。下面将针对某个特定的案例来探讨一下PFC电路的工程设计方法。这才是我主要想阐述的东西。

首先确定输入和输出的规格：

输入电压范围176V~264V，要求在此电压范围内，PFC电路可以输出3300W的功率，PFC级的效率要求>97%。

根据此要求，确定PFC电路设计的边界输入条件，当输入电压为低限176V时，交流输入电流最大，而bridge-rectifier，MOSFET，inductor，diode，capictor的损耗都跟输入电流成比例，因此PFC电路设计的边界条件即为交流输入电压的低限176V，计算此时的交流输入电流最大有效值为19.33A，此时的交流电压瞬时值（正向半波）和占空比变化情况如下图所示：

有一点在设计之初就需要确定的，那就是开关频率。开关频率的选择至关重要，因为它与产品设计的许多方面都相互关联。我们知道，开关频率越高，那么磁性器件的体积就可以做得越小，对于提高功率密度，缩小产品体积是很有帮助的。但是开关频率的提高也意味着MOSFET开关损耗的增加，二极管的反向恢复损耗增加。对于EMC而言，开关频率的基波能量幅值最大，从低次到高次递减，而EMC传导测试的起始频率是150kHz，要降低电磁兼容性设计的难度，那么最好的办法就是开关频率的基波不要进入传导测试的频率范围（这里我引用了有偏颇的常识性观点，实际上有论文论述过，当开关频率大于400kHz以后，滤波器的设计反而会变得简单，但问题是很少有公司能把大功率的PFC电路做到400kHz以上的开关频率，所以从工程的角度考虑，仍然选择容易实现的方案）。

基于以上的观点，PFC电路常用的开关频率通常有45kHz，65kHz，100kHz，133kHz等。选择45kHz的开关频率，三次谐波为135kHz，仍然小于EMC传导测试的低限频率，而4次和5次谐波的能量幅值已经很小了，所以EMC电路设计就变得简单了。缺点同样明显，一个大大的PFC电感，需要选用抗直流偏置能力强的FeSi材料的磁环，需要绕制很多匝数，电感体积大，损耗大，成为效率提升的瓶颈。65kHz的开关频率对EMC设计同样有好处，频率有所提升，电感体积有所减小，体积和效率都有所改善。100kHz是一个折中频率，可以在电感体积，开关损耗之间达到一个平衡，因为开关频率的提高，PFC电感的体积大大缩小，同时可以选用nFeSiAl，FeNiMo，FeNi，FeSiB等合金的磁环，效率可以进一步提升，但开关损耗和二极管反向恢复损耗的增加会一定程度上抵消电感效率的提升。而133kHz的开关频率则是一个比较激进的频率，可以达到最小的磁芯体积，最小的电感损耗，但随着开关频率的增加，开关损耗也变得越来越突出，EMC滤波器的优化设计也需要着重考虑。

在本案例中，为了达到最小的体积，尽可能的提高功率密度，选择133kHz的开关频率。

电感量计算：

电感设计需要首先明确电感电流纹波系数，在Sanjaya Maniktala的《Switching Power Supplies A to Z》一书中，论述了电流纹波系数的取值范围，以0.4为最佳，此处遵循其思路，同时考虑EMC滤波器的设计，选择电流纹波系数最大值为0.4。

当交流输入电流达到峰值时，电感纹波电流达到最大值，计算此时的电感量为92uH。此即为PFC电感的下限值。

磁芯的选择：

由于开关频率较高，对于磁粉芯而言，磁通密度摆幅不宜超过0.1T，否则磁芯损耗很大（磁芯损耗将在后面计算），为了兼顾效率，此处选择平均磁通密度变化值为0.1T，因为磁通密度的摆幅随着交流输入电压瞬时值的变化而变化，所以此处取平均值来计算。

由法拉第电磁感应定律得磁通密度的瞬时值为：

半工频周期内的平均值为：

我们需要确定的是N的值（绕组匝数）和Ae的值（磁芯截面积）。设定：

则有：

即N*Ae=62cm2。

假定线圈的电流密度取值为10A/mm2（在强迫风冷的情况下，电流密度可以取得大一些，最大可以到12~15A/mm2，在自然冷却的情况下，电流密度应该取值在6A/mm2以下）。

经计算，可以采用直径1.9mm的漆包线绕制电感（也可以采用1.5mm或1.7mm的漆包线，取决于产品的热设计和效率要求），导线截面积为2.835mm2，电流密度为6.8A/mm2。

假定窗口充填系数为0.4，线圈不会填满磁环的整个窗口面积，以利于磁芯和线包散热。根据选定的充填系数和导线截面积，可以计算出AP值，这就是经典的AP值选型方法。

计算所得AP=4.318cm4，查找韩国Amosense磁芯手册，可知，APH40P60磁环比较合适，40指的是磁环的外径为40mm，60指的是磁环的相对磁导率为60，根据磁环手册可查得：Aw=4.27cm2，Ae=1.072cm2，则AP= 4.577cm4。

但是可能选用直径40mm的磁环，空间的利用效率不高，或受制于其他因素（比如电源产品的高度或宽度受限等等），那么可以选用2个或多个磁环并联的方式来绕制电感。

假如确定使用两个磁环并联，那么查找磁芯手册，APH36P60则比较合适，Aw=3.64cm2，Ae=0.678cm2，则AP= 2*Ae*Aw=4.936cm4。 

可能有人会问为什么选用Amosense的磁环？为什么不用magnetics，arnold，csc或国产的东磁？其实不是有偏见，每个厂家都有自己的特点，或价格，或性能，或供货周期，根据自己的需要选择而已。Amonsense的APH磁环，性能比其他厂家的sendust（即FeSiAl）磁环性能要好一些，饱和磁通密度1.5T，抗直流偏置能力强（100Oe场强下，磁导率仍然有60%），而且损耗相对较小。所以此处选择APH磁环，当然价格也要稍微贵一些。

分别以一个APH40P60和两个APH36P60来计算磁芯损耗。

首先计算两个APH36P60磁芯并联的情况：

根据磁环的Ae值，我们可以计算出所需要的线圈匝数N，此处我们选择整数匝数45。

根据匝数N和窗口面积Aw，计算窗口充填系数为0.351，窗口仍然留有一定的空间未绕线。

根据匝数N和磁芯截面积2*Ae，计算出磁通密度摆幅的平均值为0.1T。

根据平均磁通密度摆幅Bavg和开关频率fs，可计算出磁芯的单位体积损耗PL，PL的计算公式来自于Amosense公司的磁环手册，不同材料的磁环，其PL的计算公式是不一样的，具体的要参考不同厂家给出的数据。

计算出单位体积损耗以后，根据磁环的体积2*Ve，可计算出磁环的铁损为10.74W。

如果采用单个APH40P60磁环，则磁芯损耗结果计算如下：

计算结果显示，采用单个APH40P60磁环，磁芯损耗为9.27W。

由于我们更着重于空间的利用率，所以最终选择两个APH36P60磁环并联的方案，以下计算线圈绕组的铜损。

在60摄氏度下，铜的电阻率大概是2*10-6Ω*cm，估算两个磁环并联时线圈的平均匝长约为50mm，则根据匝数N和导线截面积Swire，计算出线圈的直流电阻为0.016Ω，从而计算出工频交流铜损为5.93W。此处忽略了高频交流铜损（由开关频率的纹波电流引起）的计算，与工频交流铜损相比，其值较小，所以此处简化计算。有兴趣的可以自己计算一下。

PFC电感的总损耗为16.67W。

计算无直流偏置下的电感量为230uH。最大直流偏置下的场强为172奥特斯。查下表可得，当直流偏置场强为172Oe时，相对磁导率会衰减为额定值的40%。

则计算出最大直流偏置下的电感量为：

即在大约20A*1.414的直流偏置下，电感量衰减为92uH（我们前面计算的最小电感量是多少？）。计算此时的最大磁通密度为0.413T，远远小于饱和磁通密度（Bs为1.5T）。

纹波电流最大值为7.67A，此时的纹波系数为0.397。满足我们设定的最大纹波系数0.4。

至此，一个较为完美的PFC电感设计完了，设定的边界值居然与我们的最终设计完全吻合，是巧合吗？不是，是严格按照工程方法的一步一步推算得出的。PFC电感的损耗也只有17W，这对于我们的整机效率来说是至关重要的，因为电感损耗向来在PFC总损耗中占有相当大的比重。

还有一个问题，我们为什么选择相对磁导率为60的磁环？为什么不选择相对磁导率26,75或90的磁环？

从上面那张磁导率衰减的图上可以看出端倪，因为在交流输入电流达到峰值时，PFC电感承受很大的直流偏置，此时的磁导率衰减很多，如果选择75或90的磁环，那么在峰值电流时，PFC电感的电感量将小于92uH，纹波电流大大增大，PFC级产生的差模干扰很大，EMC滤波器的设计变得困难，可能会导致工程师花费大量的精力和时间去解决EMC问题。如果选择相对磁导率26的磁环，磁环的损耗又会增加很多，如下所示：

根据Amosense给定的相对磁导率26磁环的计算公式，重新计算磁芯损耗居然达到19.5W，比采用60磁环高出9W，对于提高效率和优化热设计都是不利的。

所以选择了相对磁导率60的磁环来做本案例的PFC电感磁芯，这是一个综合考虑并权衡的结果。对于其他的案例而言，也许90的磁环或26的磁环更合适，这完全取决于产品设计的技术需求。

结束了最关键的PFC电感的设计，接下来要进行半导体器件的选型了。首先是MOSFET的选型。

MOSFET的选型，首先考虑电压和电流，设定PFC输出电压是400V，那么MOSFET的耐压值必须高于400V，考虑到开通时寄生电感和电容振铃引起的尖峰电压，MOSEFT的Vds电压可能高达450~500V，通常我们选择0.8的降额，以确保器件的使用一定在可承受的安全电压范围之内，假如Vds电压尖峰为450V，那么需要的耐压值为450V/0.8=562V。可选择的MOSFET的耐压值一般为600V，或650V。

MOSFET的电流值也要留有足够的裕量，在本案例中，电感电流峰值约为19.33A*1.414*(1+0.2)=32.3A，电感电流的有效值电流为19.33A。

在本案例中选择用两只infineon公司的SPW20N60C3并联，两只管子可以承受最大40A的平均电流，足以承载电感峰值电流和有效值电流。

当然，你也可以选用其他公司的MOSFET，比如ST或IR（应该卖给Vishay了）的，每个厂家相同型号的产品，性能都比较接近。

下面开始计算MOSFET的损耗。

首先是计算MOSFET电流的瞬时值，根据瞬时值的公式，计算有效值，MOSFET电流有效值的最大值为13.28A。根据有效值，可以计算MOSFET导通损耗，查下图确定MOSFET的导通阻抗。

假定正常工作时，MOSFET的结温大概在60摄氏度，那么对应的RDS(on)约为0.22Ω。

计算两个MOSFET的导通损耗约为19.4W。

计算开关损耗，根据器件的datasheet，确定导通时间和关断时间：

tr=5ns，tf=4.5ns，这里给定的测试条件，Vds电压从0~380V，栅极驱动电压从0~13V，导通电流20.7A，栅极驱动电阻3.6Ω，实际上我们的使用情况可能与表格给定的条件有些出入，但由于是估算损耗，所以就直接使用以上数据。

计算得开关损耗为3.1W。在实际电路中，栅极驱动电阻通常不会取3.6Ω这么小，而且由于驱动器（IC或推挽三极管）的内阻，以及PCB的寄生电感等因素的影响，实际的驱动速度没有那么快。但即便开关损耗增大一倍，也只有6.2W，这就是前面所说的，为了降低开关损耗而采取辅助电路的方法并不可取的原因。

计算两只MOSFET的总损耗位22.51W。如果觉得损耗比较大，想进一步提升效率，还可以选择其他型号的MOSEFT，比如选择infineon的SPW35N60C3，计算损耗如下：

选择了导通阻抗更小的MOSFET，损耗可以降低约8W，但是成本会增加不少。这是在产品设计必须考虑的。

二极管的选型和计算方法与MOSFET类似，此处不再赘述，此处选择infineon的SiC二极管STPSC806，用两只二极管并联，以满足电流的降额需求，损耗计算如下：

计算得两只二极管的总损耗位21.4W。

选择SiC二极管，可以消除二极管的反向恢复问题，对于效率的提升是有所帮助的，同时二极管的反向恢复问题也是EMC的一大干扰源，SiC二极管可以改善电源产品的EMI问题。

但目前SiC二极管的价格还比较高，对于低成本的应用场合，选择Ultra fast recoveray二极管更为合理。

整流桥的选择和计算：

方法也与上面差不多，选择直流耐压600V（交流耐压420V）的整流桥，电流降额0.6，所以选择35A，器件为fairchild的GBPC3506。

损耗计算结果为33W，可见整流桥的损耗非常大，导致整机效率损失1%，所以bridgeless PFC电路近几年来有很多的研究和产品，就在于它能将整流桥的损耗降低一半。

PFC滤波电容的选择：

假如希望电容的纹波电压小于PFC额定电压的6%，那么在忽略ESR压降的情况下，可以估算出PFC母线电容的容量大约为1317uF。

PFC点解电容的选型主要从产品的设计角度出发，针对computer，server和telecom领域，对于掉电情况下的输出保持时间有严格要求，那么就需要从输出保持时间的角度来选择大容量的电容器。

针对LCD电视机或其他的超薄型电源应用领域，则要求电容器的高度要足够的低，体积要紧凑。

针对寿命要求很高的场合，则宜选用长寿命电容器（比如8000或10000小时），而针对高温应用场合，则需要选择最高工作温度尽可能高的电容器（比如105℃或125℃）。

另外一些场合则要求低ESR的电容器。

在本案例中，没有特别的要求，仅仅从PFC电压纹波的角度考虑，选择Rubycon的USC系列电解电容，按照PFC电压400V，我们选择450V/470uF的电容，采用3只并联，总容量1410uF。

PFC输出直流电流为Idc_avg，根据基尔霍夫电流定律，电解电容的交流电流值为二极管电流减去输出直流电流。

电容的阻抗（Xcap）有两部分，一部分是ESR，一部分是电容的容抗，因为ESR的存在，电容的电流和电压并不是成90°的相位差。电容的ESR值可以通过耗散因素（tanζ）来计算。

查器件datasheet，tanζ为：

则据此可以计算出Resr=0.282Ω。

在计算出PFC电容的纹波电流和电容的阻抗以后，可以得出PFC电容的纹波电流，并分别画出电容的电流和电压波形。

计算纹波电压：

由以上的计算可知，电压纹波系数约为19.8V/400V=4.95%。

计算电解电容的损耗如下：

三个电解电容的损耗居然达到10.2W，可见大电解电容的ESR对于效率有多么大的影响，在大家的感觉里面，是不是觉得电容应该是无损耗，或者损耗是可以忽略的？

电解电容的损耗对于其寿命也有至关重要的影响，反映在电解电容对于纹波电流有严格的限制，查USC系列电容的datasheet可知：

如上图中的红色标记，单个470uF/450V电容器允许的最大纹波电流为2.68A，按照我们上面的计算，总纹波电流为6A，那么每个电解电容的纹波电流为2A，满足要求。

在本案例中我们只选择450V耐压的电容器，很多人会想，是否降额太小？确实是降额比较小，相对于400V的PFC电压，降额约为0.88。由于随着电容器耐压的升高，其ESR,RSL都会随之增大，漏电流也随之增大，寿命随之缩小，而成本却大为增加。高于450V以上的电解电容几乎很少见到，这是电解电容先天性缺陷造成的，对于高电压的应用场合，要么舍弃电解电容，要么用多个低耐压的电解电容串联来满足耐压要求。

在目前大多数PFC应用场合中，都采用450V的电解电容，基本上能够满足要求。

此外，电解电容的寿命几乎是整个电源产品最大的短板，在各种电源产品中，抛开设计错误导致的失效情况，电解电容失效是各种元器件失效中最常见的情况，如何提升电解电容的使用寿命是电源设计的一大难题，本文不展开论述，否则又是一篇很长的文章。

上面写了那么多，那么我们预期的效率能够达到吗？让我们汇总一下吧。

PFC的总损耗是104W，效率是多少？

3300W/（3300W+104W）=96.94%

看来是勉勉强强达到97%的效率，如果MOSFET采用SPW35N60C3，那么效率可以超过97%。 

这是在交流输入电压176V下计算的效率，如果输入电压为标称值220V，则效率会有大幅提升：

计算效率为3300/(3300+80)=97.6%，是不是相当惊人？还需要软开关吗？如果采用bridgeless PFC，整流桥的损耗降低一半（13W），则效率可进一步提升到3300/(3300+67)=98%，很多文章里面都提到无桥PFC可以达到98%效率的，并给出了效率实测值，而本文计算的结果与实测值完全吻合，是巧合吗？