不知道博客大赛有木有结束，不管了，就是借着这个机会好好学学risc cpu设计。
这个risc cpu是参考夏宇闻老师的《数字系统设计——verilog实现》实现的，这是一个多周期，无流水的cpu，指令和寻址方式都是最简单的，等有空了在自己设计个有流水的，功能更丰富的risc cpu。
下面进入risc cpu模块的前仿真
为了对设计的cpu模型进行验证，需要把risc cpu包装在一个模块下，再连接上一些外围测试的器件模型，如存储器等。这就是用虚拟器件来代替真实器件对设计的cpu模型验证。
cpu和外围器件的连接图已经在上一篇外围器件的博文中给出。
调试时，需要先将汇编程序和数据分别加载到rom和ram中，在顶层testbench中使用$readmemb读入对应的文件(test*.pro是汇编程序，test*.dat是数据文件)到rom和ram中。
调试包含3个test，test1用于验证risc cpu逻辑功能的机器代码；test2是用于验证risc cpu的功能；test3是计算0~144的fibonacci序列。
附件中test文件夹下是顶层测试模块和所需的测试文件。
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用户403664 2012-5-24 09:41