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用户1623618 2012-5-22 18:54: 【博客大赛】risc cpu模块调试; 不知道博客大赛有木有结束，不管了，就是借着这个机会好好学学risc cpu设计。这个risc cpu是参考夏宇闻老师的《数字系统设计——verilog实现》实现的， ...; 1673 11 1 12

fpga cpu 博客大赛

用户1623618 2012-5-4 10:28: 【博客大赛】RISC CPU设计之外围模块; 为了对cpu进行测试，需要有存储测试程序的rom和装载数据的ram、地址译码器。 1.地址译码器用于产生选通信号，选通rom或ram。 module addr_decode( ...; 1713 10 0 10

fpga verilog cpu 博客大赛

用户1623618 2012-5-4 10:09: 【博客大赛】RISC CPU设计之状态控制器; 状态控制器由两部分组成：1.状态机（machine）。2.状态控制器（machinectl）。状态控制器接收复位信号，当rst有效时，通过信号ena使其为0，输入到状态机 ...; 1556 12 0 12

verilog cpu 博客大赛

用户1623618 2012-5-3 13:43: 【博客大赛】RISC CPU设计之程序计数器; 程序计数器用于提供指令地址，以便读取指令，指令安地址顺序存放在存储器中。有两种途径可形成指令地址：一是顺序执行的情况，二是遇到要改变顺序执行的情况 ...; 1705 14 0 14

verilog cpu 博客大赛

用户1623618 2012-4-15 10:21: 【博客大赛】RISC CPU设计之数据控制器&地址多路器; 数据控制器数据控制器的作用是控制累加器数据输出，由于数据总线是各种操作时传送数据的公共通道，不同的情况下传送不同的内容。有时需要传输指令，有时 ...; 1263 8 0 8

fpga cpu 博客大赛

用户1623618 2012-4-15 09:56: 【博客大赛】RISC CPU设计之累加器&算术运算器; 累加器用于存放当前的结果，它也是双目运算其中一个数据来源。复位后，累加器的值是0。当累加器通过ENA口收到来自CPU状态控制器LOAD_ACC信号时，在CLK1时钟上 ...; 2694 13 0 13

fpga cpu 博客大赛

用户1623618 2012-4-4 14:04: 【博客大赛】RISC CPU设计之指令寄存器; 指令寄存器用于寄存指令，模块图如下 ...; 1620 10 0 10

verilog cpu 博客大赛

用户1623618 2012-4-2 14:33: 【博客大赛】RISC CPU设计; CPU是计算机的核心部件。他的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊的进行。因此他必须具有以下基本功能。 1.取指令，当程 ...; 2551 13 0 13

verilog cpu 博客大赛

用户1623618 2012-3-31 20:04: 【博客大赛】RISC CPU设计之时钟发生器; 该时钟发生器采用同步状态机的设计方法，不但使时钟模块的源程序可以被各种综合器综合，也使得由其生成的clk1、clk2、clk4、fetch、alu_clk在跳变时间同步性 ...; 1799 14 2 16

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用户1623618 2012-3-31 19:45: 评论：@Hoki's Blog——做一名简单的硬件工程师！博客中提到的“【博客大赛】Xilinx的增量编译技术”; 很实用; 981 11 0 11

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