原创 【博客大赛】RISC CPU设计之时钟发生器

该时钟发生器采用同步状态机的设计方法，不但使时钟模块的源程序可以被各种综合器综合，也使得由其生成的clk1、clk2、clk4、fetch、alu_clk在跳变时间同步性能上有明显的提高，为整个系统的性能提高打下了良好的基础。

其中fetch信号是外部clk信号的八分频信号，利用fetch的上升沿来触发cpu控制器开始执行一条指令。clk1用作指令寄存器、累加器、状态控制器的时钟信号。alu_clk用来触发运算器。

附上verilog程序和仿真截图。参考夏宇闻的 数字系统设计。