原创 使用时钟PLL的源同步系统时序分析

使用时钟PLL的源同步系统时序分析

一）回顾源同步时序计算

Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time

Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time

下面解释以上公式中各参数的意义：

    Etch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。

    实际电路，激励源从输出端，经过互连到达接收端，传输延时如Rmin，Rmax，Fmin，Fmax。

    对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。

    Delay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。

Setup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。

    从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。

二）使用时钟PLL的系统时序分析

 &nbsay，

OC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，

FB为PLL的反馈回路的延时，

NX为PLL的输入到输出的延时，

则：

总的时钟延时

Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB

Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB

    将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。

三）使用Quantum-SI仿真计算使用时钟PLL的系统时序

    Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。

    Quantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。

    可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。

    对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。

引用地址：使用时钟PLL的源同步系统时序分析