原创 正确理解时钟器件的抖动性能

在选择时钟器件时，抖动指标是最重要的关键参数之一。但不同的时钟器件，对抖动的描述不尽相同，如不带锁相环的时钟驱动器有附加抖动指标要求，而带锁相环实现零延时的时钟驱动器则有周期抖动和周期间抖动指。同时，不同厂家对相关时钟器件的抖动指标定义条件也不一样，如在时钟合成器条件下测试，还是在抖动滤除条件下测试等。 为了正确理解时钟相关器件的抖动指标规格，同时选择抖动性能适合系统应用的时钟解决方案，本文详细介绍了如何理解两种类型时钟驱动器的抖动参数，以及从锁相环输出噪声特性理解时钟器件作为合成器、抖动滤除功能时的噪声特性。 概述 随着半导体工艺速度和集成度的提高，以及模拟集成电路设计能力的提升，锁相环芯片的产品形态越来越丰富，大大提升了系统时钟方案设计的灵活性，同时降低了系统时钟方案总成本。目前，锁相环集成芯片已被广泛应用于无线通信、数据网络、消费电子、医疗设备和安防监控等领域，可以实现通信网定时同步、时钟产生、时钟恢复和抖动滤除、频率合成和转换、时钟分发和驱动等功能。 面对时钟器件供应商提供的种类繁多的芯片，为系统设计选择满足性能规格，同时总体方案成本又具有竞争力的时钟电路，是电路设计者面临的一个难题。由于时钟器件的关键指标是抖动规格，高性能的抖动指标往往价格也要高很多，本文从分析时钟器件的抖动规格入手，详细介绍了如何正确地理解在时钟芯片器件手册里该指标的含义。基于抖动指标，介绍了德州仪器（TI）所提供的一系列时钟器件及其抖动性能，帮助电路设计者选择最适合自己的时钟方案。 时钟抖动和锁相环噪声模型 对时钟器件而言，抖动和锁相环是两个最基本的概念。 抖动 如图1所示，时钟抖动可分为三种抖动类型：时间间隔误差TIE（Time Interval Error）、周期抖动PJ（Period Jitter）和相邻周期间抖动CCJ（Cycle to Cycle Jitter）。周期抖动是多个周期内对时钟周期的变化进行统计与测量的结果，相邻周期间抖动是时钟相邻周期的周期差值进行统计与测量的结果，由于这两种抖动是单个周期或相邻周期的偏差，表征的是短期抖动行为。时间间隔误差又称为相位抖动（Phase Jitter），是指信号在电平转换时，其边沿与理想时间位置的偏移量，通常表征的是长期抖动行为。

图1 抖动定义

从时钟抖动的来源分析，可以把抖动归纳为两大类：确定性抖动和随机性抖动。确定性抖动是由可识别的各种干扰信号造成的，如EMI辐射、电源噪声、同步切换噪声等等，这种抖动幅度是有边界的，而且可以通过电路设计优化把干扰源消除或大幅降低，一般是不直接描述时钟器件的抖动性能。随机抖动是不能预测的噪声源，如热噪声（也称为Johnson噪声或散粒噪声），以及半导体加工工艺的局限性等。由于随机噪声是由多种不相关噪声源叠加的，根据统计理论可以用高斯分布来描述其特性，由此可以得到下面两种对随机抖动幅度的表征： 均值（RMS）抖动，即高斯分布一阶标准偏差值σ。一般采用在规定的滤波器带宽内的RMS抖动，如光通信领域常用的积分带宽是（12KHz~20MHz）。 峰峰值（Peak-to-peak）抖动，即高斯正态曲线上最小测量值到最大测量值之间的差值。根据数据系统误码率要求的不同，最小和最大值的取值是不一样的，如误码率为10^-12时，峰峰值约等于14倍的标准偏差值，即为14σ。 相位噪声 相位噪声是对时钟信号噪声特性的频域表征方式，表征时钟信号频率的稳定度，是指偏离载波频率（f-fc）处1Hz带宽内噪声功率与载波信号总功率的比值，符号为L(f)，单位为dBc/Hz。图2是一个时钟信号的频谱特性，如果单频信号非常稳定的话，从频谱上看其边带会随着远离主频的位置逐渐降低，在偏离载波（f-fc）处，相位噪声约等于载波频率处曲线的高度与f处曲线的高度之差，即图中L（f-fc）

图2 相位噪声定义

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《电子设计技术》网站版权所有，谢绝转载 均值抖动和相位噪声关系 通过前面分析，噪声可以用时域的相位抖动指标和频域的相位噪声指标来表征，但两者反映了是同一个物理现象，故均值抖动可以通过频域的相位噪声曲线计算获得，根据相关文献，频域的相位噪声与均值抖动之间的关系如下式：

注：f1和f2为抖动积分上、下限频率，f0为信号中心频率。 下面通过一个具体例子说明频域的谱密度曲线如何转换为时域的抖动值。 图3是某个锁相环时钟器件输出的相位噪声，载波频率Vo=156.25MHz，为计算方便，把相位噪声曲线近似为图中红色曲线段，AB和CD段为常数10^-16dBc/Hz，BC段20dBc衰减，幂率近似为f²的噪声类型。

图3 相位噪声曲线

按照式子（1）关于相位噪声与均值抖动间的转换关系，去积分频率取值范围为12KHz~20MHz，则： AB段（12KHz~200KHz）的近似等效均值抖动

CD段（2MHz~20MHz）的近似等效均值抖动

BC段（200KHz~2MHz）的近似等效均值抖动

总的等效均值抖动为：

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《电子设计技术》网站版权所有，谢绝转载 锁相环噪声模型 图4是典型的锁相环输出噪声分布特性曲线。在锁相环环路带宽内，主要噪声成份是参考时钟噪声、分频器噪声、PFD和电荷泵噪声等；在环路带宽外，主要噪声源来自本地振荡器VCXO/VCO。

图4 典型锁相环输出噪声分布

根据锁相环输出的噪声分布特性，对于基于锁相环电路设计的高抖动性能时钟器件，必须正确评估各部分电路的噪声特性，合理设计锁相环环路带宽WBW，如设计电路使得环路带宽WBW在两噪声源相位噪声交叉点对应的频率附近，保证此时环路输出的相位噪声最小，图5在输入参考时钟REF有较大噪声条件下，环路带宽为~10Hz锁相环输出噪声性能，图6在参考时钟REF近端噪声比较干净，环路带宽设为100KHz附近时的输出噪声，两者在对应的应用条件下都可以得到较佳的时钟抖动性能。

图5 环路带宽为~10Hz锁相环输出噪声

图6 环路带宽为100KHz锁相环输出噪声

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《电子设计技术》网站版权所有，谢绝转载 时钟驱动器 时钟驱动器主要功能为时钟信号分发和增强驱动能力，可分为两大类：不带锁相环的高性能时钟驱动器，和带锁相环实现零延迟等功能的时钟驱动器。 不带锁相环的时钟驱动器 对于不带锁相环的时钟驱动器，表征抖动性能通常采用的是附加抖动指标（即噪声低噪），如下图7所示，附加抖动被定义为：

图7 时钟驱动器噪声分布

为了准确表征驱动器本身引入的抖动指标，必须要求输入均值抖动小于器件本身的附加抖动，如图8是基于CDCLVC1310器件的一个测试例子，从图中可以看出若输入信号为100MHz时，在1MHz偏置频率驱动器的低噪大概为-157dBc，在（12KHz~20MHz）积分带宽内对应的附加抖动指标为：

图8 附加抖动测试波形

此外，考虑在实际应用系统中，输入时钟信号抖动性能往往比不带锁相环的时钟驱动器附加抖动差，因此不同厂家采用系统级附加抖动来表征驱动器本身的附加抖动，图9是一个例子，驱动器对输出时钟抖动贡献的系统附加抖动为Jrms,add?183.762?182.12?24.64fs。此时，时钟驱动器输出总抖动主要由输入信号的抖动成分决定，器件本身引入的附加抖动非常小，因此器件本身的附加抖动（或称噪声低噪）往往比系统级的附加抖动大一些，在选择高性能时钟驱动器时，要注意正确识别附加抖动和系统级附加抖动指标。

图9 系统级附加抖动测试

零延迟时钟驱动器 零延迟时钟驱动器主要应用在集中定时并行通信系统或基于CPU系统的并行总线通信中，如给DDR等供时钟，要求输入和输出时钟的相位同步，采用内部集成PLL的方法实现零延迟功能，此时器件输出的抖动性能主要由器件本身决定。对于此类器件的应用场景，必须要满足并行数据通信的建立时间和保持时间规格，因此对时钟驱动器表征抖动常用的指标是相邻周期间抖动和周期抖动，下面是CDCU2A877器件的抖动规格，其中，考虑DDR存储器需要上、下边沿采样，故在JEDEC标准里对DDR器件的半周期抖动也做了约束。

表1 CDCU2A877器件手册抖动规格

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《电子设计技术》网站版权所有，谢绝转载 锁相环时钟器件 随着半导体制造工艺的迅速发展，模拟半导体行业演进到130nm或65nm节点时，意味模拟器件的集成度可以越来越高。目前，单芯片集成锁相环时钟IC芯片，可以实现多锁相环集成、多VCO集成以及时钟分布电路于一体，时钟器件种类繁多，同时有些器件即可作为时钟合成器应用，也可用作抖动滤除功能实现高性能时钟输出。 时钟合成器（CSU） 也称为时钟倍频器（CMU），对输入信号进行倍频以产生各种不同频率的输出，若参考时钟为本地振荡器或内部集成时，也称为时钟发生器（Clock Generator）。根据应用场景的不同，目前集成IC内部压控振荡器通常采用采用环形振荡器和LC振荡器。环形振荡器的调谐范围更宽、功耗更低，而且芯片面交更小等，被大量应用在对集成度要求较高的应用场景，而LC振荡器具有品质因数Q值高的优势，噪声性能较环形振荡器好，被广泛引用于对抖动指标有较高要求的通信、医疗等领域。 当时钟器件作为时钟合成器应用时，环路带宽通常是在100KHz~400KHz左右，根据具体应用场景，如输入频率和输出频率不同，环路带宽和相位余量可有差异。因此，时钟合成器输出抖动主要由参考时钟噪声分布和本地振荡器的噪声分布共同决定。作为一颗在消费类终端产品应用的时钟合成器件，CDCE706的输出相位噪声如图8所示，均值抖动为1.8ps@10KHz~5MHz，可满足大多数消费类产品的应用需求。

图10 CDCE706时钟合成器的输出抖动性能

在数据通信系统中，往往需要高抖动性能的时钟发生器，如均值抖动指标Jrms<1ps@(12KHz~20MHz)，此时可采用高性能时钟合成器。由于集成IC芯片内部的压控振荡器长期稳定性较差，相应的近端噪声比基于晶体的振荡器抖动性能要差，因此时钟合成器的参考输入信号可选择来自晶振或压控晶体振荡器等具有较干净近端噪声的信号源，经内部高频锁相环电路实现频率倍频和频率转换功能，如德州仪器推出的高性能集成IC锁相环芯片CDCM6208、LMK03806等，图11是CDCM6208作为时钟合成器时一个典型的输出相位噪声（输入来自25MHz晶体XTAL），图12是LMK03806典型的输出相位噪声，两者都是目前抖动性能指标最优秀的频率合成器之一。

图11 CDCM6208输出相位噪声（时钟合成器模式）

图12 LMK03806输出相位噪声

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《电子设计技术》网站版权所有，谢绝转载 抖动滤除器件（Jitter Cleaner） 当输入噪声较大时，无法满足系统时钟的设计规格，此时可以采用抖动滤除器件对输入时钟信号进行噪声滤除，实现时钟同步的基础上输出低抖动的时钟信号，以满足系统抖动的应用要求。根据前面对锁相环噪声特性分析，抖动滤除器为了实现对输入时钟噪声的滤除功能，必须要用较窄的环路带宽，如几十Hz到几百Hz。 对于抖动滤除器件，多数应用场景是借助本地高性能的压控振荡器，如VCXO、OCXO等，可以把参考时钟输入的噪声滤除干净，锁相环输出优越于参考时钟抖动性能的时钟信号，如德州仪器的CDCE72010、CDCM7005、LMK02000系列的产品器件，图13是CDCE72010的一个典型相位噪声图。另外，一些集成锁相环和高性能VCO的时钟器件，如前面提到的CDCM6208、LMK03806等，也可以实现抖动滤除的功能，图14是CDCM6208作为抖动滤除功能应用时输出时钟的相位噪声特性，可以看到其均值抖动大概在1.2ps@（10KHz~20MHz），该测试用例所用到CDCM6208的环路带宽为60Hz。

图13 CDCE72010+125MHz VCXO输出相位噪声

图14 CDCM6208作为抖动滤除应用时相应的相位噪声性能

超高性能抖动滤除时钟器件 为了满足无线通信领域高集成度、超低抖动、低功耗的时钟器件应用需求，德州仪器是业界第一家推出了实现<300fs超低抖动输出的双级串行级联锁相环时钟器件，如LMK04000系列、LMK04800系列和LMK04906等，即可实现抖动滤除功能，也可实现时钟频率合成，被广泛应用于无线基站、微波通信和100GE数据通信领域。

图15 LMK04XXX系列双级级联时钟器件方框图

LMK04XXX系列器件内部结构如图15所示，包括PLL1、PLL2、集成VCO2、各个时钟路径的分频电路、输出时延调整和输出分发电路等，其中，第一级锁相环实现抖动滤除功能，实现输出时钟具有低抖动的近端噪声，而第二级锁相环利用内部集成高性能LC振荡器实现时钟倍频功能，可以实现超低抖动的远端噪声，从而获得整个频段范围都具有极其优秀的噪声性能。图16是LMK04906时钟器件的一个相位噪声例子，可以实现~100fs级别的抖动输出。

图16 LMK04906+VCXO输出相位噪声

总结 不管在高速有线通信系统、3G/4G的无线网络，还是在工业自动化控制系统、医疗系统以及终端消费产品和计算机产品应用中，时钟器件都是硬件电路设计中不可或缺的部件，而且时钟抖动性能往往是整个系统设计的关键参数，因此正确理解和选择适合系统应用的时钟解决方案是硬件电路设计的重要组成部分。本文详细介绍了各类时钟器件的抖动性能，旨在协助电路设计者甄别各类时钟器件的抖动性能规格，同时理解在不同应用条件下的时钟器件抖动规格差异，选择适合系统应用的时钟解决方案。德州仪器作为目前业界最广泛时钟解决方案的供应商之一，时钟产品包括单端、差分、零延时等时钟驱动器，多种类型的时钟合成器、抖动滤除器件，以及超高抖动性能的时钟器件，可以满足大多数时钟解决方案的设计需求。