ash_riple的文章-第13页-面包板社区

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ash_riple_768180695 2008-3-5 22:26: Quartus II中图形与HDL输入法混用时，文件的保存原则; Quartus II中取舍相互关联的文件的一个原则：如果文件之间有父子关系，那么只需要保留父文件，一定不要保存子文件，可以在获得父文件后用Quartus II中的文件转 ...; 7003 9 3 9

ash_riple_768180695 2008-3-5 21:56: Advanced Synthesis Cookbook——自学FPGA DSP应用的好教材（内空）; http://www.altera.com/literature/manual/stx_cookbook.pdf; 5877 12 0 10

ash_riple_768180695 2008-3-5 21:53: 从PFL megafunction中学到的Virtual JTAG使用技巧; 现在开发的产品需要借用CPLD烧写Nor Flash，可选的方案有两个：采用Altera的Parallel Flash Loader，或者自己用VJTAG做一个。 riple 采用PFL虽然速 ...; 4967 11 1 7

ash_riple_768180695 2008-3-5 21:51: Virtual JTAG仿真要点（附图）; Virtual JTAG仿真要点图形说明。从下图可以看出Virtual JTAG与Real JTAG的对应关系。下面两幅Modelsim仿真截屏的上半部分是VJI命令发出后Real JTAG的状 ...; 6583 13 0 8

ash_riple_768180695 2008-2-26 18:26: 为什么Micron的NAND Flash能达到200MB/s的读取速度; 20080226写了《为什么Micron的NAND Flash能达到200MB/s的读取速度》，放在了“接口电路”分类下。奇怪的是，这篇文章并没有出现在“接口电路”分类下的 ...; 4734 8 3 7

ash_riple_768180695 2008-2-10 21:55: 授人以渔——Altera网站上的电子教程; 记得在读研究生时，曾经在Altera的网站上下载了几个电子教程，对我帮助很大。后来在学习使用一些新功能时也下载了几个。前些天在Altera网站上搜索Virtua ...; 6443 14 2 8

ash_riple_768180695 2008-2-1 19:09: Virtual JTAG相关链接; 使用VJ的人越来越多了，多好! http://www.antfarm.org/blog/aaronf/2007/08/xii_gathering_the_xbox_dvd_rem.html http://www.alteraforum.com/f ...; 4677 8 3 6

ash_riple_768180695 2008-1-29 17:40: Virtual JTAG的Xilinx等价工具——BSCAN; 偶然在Xilinx的网站上发现了等价的工具BSCAN： Using the JTAG Interface as a General-Purpose Communication Port riple http://tool ...; 6838 9 9 13

ash_riple_768180695 2008-1-29 14:19: FSM的安全选项——“安全”意味着什么？; Quartus II中的Safe State Machine编译选项对FSM在FPGA中的实现方式有很大影响。 riple 这一影响在RTL视图中不可见。 riple ...; 5727 8 2 6

ash_riple_768180695 2008-1-29 13:41: FSM的状态编码——还是托付给综合工具吧; 在Quartus II的Assignment Editor里可以指定任意一个FSM的状态编码方式；在编译报告里可以看到FSM的最终状态编码。即使选用User-Encoded的方式，也有可 ...; 4999 12 0 7

ash_riple_768180695 2008-1-29 13:13: FSM的时序优化——输入逻辑预计算和流水化; 1. 跨时钟域同步。对于FPGA的异步输入信号，这是必须的，对于FSM更是如此。因为没有跨时钟域信号的前级驱动时钟特性信息，所以需要在同步器前设置时序约束：fal ...; 5375 12 0 6

ash_riple_768180695 2008-1-20 23:09: TimeQuest就一定要搞定——时序约束和分析流程; TimeQuest的约束和分析流程是与Quartus II的编译流程紧密结合的。如下图所示： TimeQuest进行约束和分析的对象都来自Quartus II编译流程各 ...; 8571 13 7 14

ash_riple_768180695 2008-1-11 17:20: 手工改变Quartus II软件的编译速度; Quartus II的编译速度一直是个问题：太慢！尤其在进行FPGA调试时，加入SignalTAP II后编译时间明显延长，一次就要15分钟（对我当前的机器配置和设计来说 ...; 9594 10 2 7

ash_riple_768180695 2008-1-5 08:51: FSM的最佳描述——输出同步的Mealy型状态机; 在上一篇关于FSM的blog 中，我分析了状态机输出同步对状态机运行性能的影响——结论是，输出同步可以带来运行性能的提升。 riple ...; 9859 10 2 12

ash_riple_768180695 2008-1-2 10:36: 加快SignalTAP II编译过程的小技巧; 使用Start Analysis Elaboration代替Start Analysis Synthesis可以显著缩短编译时间，对于添加节点来说，效果是相同的。原理如下： riple ...; 5850 5 0 5

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