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ash_riple
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学习SystemVerilog(一)
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写的好,学民门牌号参考,大师之作,很实用。
开发工匠 ...
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2025-4-10
超低谐波失真的电容测试数据大公开(原创) ...
多谢分享
eeNick
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2025-4-10
超低谐波失真的电容测试数据大公开(原创) ...
呵呵,所以如今国家推行“以旧换新”对我是没有作用的,越是旧了的老物件,越是满满的回忆,还能用或修好了的,甚至改善成了自己 ...
自做自受 ...
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2025-4-9
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4.3 Defined FPGA Design Process Most organizations have not developed an official defined FPGA design process or procedure. Instead, ...
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2010-6-23 15:54
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4.2 Common Design Challenges and Mistakes An FPGA design mistake may be defined as a design that does not achieve the desired ratio of FPGA resource ...
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2010-6-23 15:53
[译完] Rapid System Prototyping with FPGAs - 4.1
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2010-6-23 15:52
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2010-6-23 10:28
维护遗留代码(8)——当riple遇到ripple(行波时钟)
在补充完整了时序例外约束,排除了虚假时序违规报告之后,设计中的绝大部分时钟都得到了收敛。但是,仍然有部分关键时钟不能收敛,时序余量总的 ...
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2010-6-22 11:54
从SignalTap II中获取“最真实”的仿真测试向量
在实际工作中,经常会遇到这样的情况:在硬件调试中采用SignalTap II反复多次编译并最终捕获到问题的原因时,才会发现,原来这个问题是逻辑问题,是可以 ...
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Thu Feb 25 2010 08:37:42 GMT+0800 (China Standard Time) 昨天的收获——捕获到了Gigabit Ethernet的/I2/有序集。 配置了GXB的IP core,配置 ...
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Mon May 31 2010 01:45:32 GMT-0700 (Pacific Daylight Time) It takes a team to develop a leading-edge product A look at the engi ...
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海外捉虫记—如何解决license冲突问题
我们一个组的人,只有一个浮动license,这是节省成本的好方法。但是经常会出现因为license冲突导致的编译失败问题。 由于编译时间较长,往往启动编译程序后人 ...
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在 关于代码移交的那篇文章 中,我在最后提到了“正确完整的时序约束对编译结果的稳定性影响巨大”。那么这一结论是如何得出的呢?在得出这一结 ...
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2010-5-11 11:22
维护遗留代码(9)——尊重原代码,尊重原作者
第三方提供的代码,经过了两个多月的时序调整,最终达到了时序收敛的目标,小范围功能修改前后两次编译之间的功能不稳定现象消失了。我这一系列 ...
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Mon Apr 12 2010 17:36:49 GMT+0800 (China Standard Time) The patent process can be painful, but is necessary Patents provide you with the protect ...
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