ash_riple的文章-第8页-面包板社区

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ash_riple_768180695 2009-4-26 19:23: 关于FIFO的几个问题——写作计划; 最近一段时间的工作中使用FIFO很频繁，思考了一些与FIFO有关的问题，准备写几篇关于FIFO使用方法的文章，总结一下在以往工作中遇到的相关问题。惟恐遗忘，先写几 ...; 4383 8 16 23

ash_riple_768180695 2009-4-14 18:10: Visual Tcl——柳暗花明又一村！; 一年前由于项目的需要，开始用Tcl/Tk开发Modelsim中的GUI仿真工具。这一年来总共开发了4个基于Tcl的小工具，有用于控制仿真过程和参数的、有用于批量编译的、有 ...; 6335 5 7 12

ash_riple_768180695 2009-4-11 00:43: 在三月，想起了凡高; 总喜欢听Don McLean的Starry Starry Night。转载一个视频于此：相关链接：凡高 Vincent van Gogh From Wikipedia, the free encyclopedia Van Go ...; 4067 8 12 20

ash_riple_768180695 2009-4-10 12:53: 用Scilab模拟基本数字电路——移位寄存器之MLBS发生器; 在Matlab中，曾经有一个“最长二进制序列”生成函数叫做mlbs，现在已经不存在了。在Scilab中，有一个“伪随机二进制序列”生成函数叫做prbs_a，虽然函数名中包含 ...; 4232 7 0 5

ash_riple_768180695 2009-3-28 11:03: 用Scilab模拟基本数字电路——计数器; 3042 6 0 6

ash_riple_768180695 2009-3-25 13:26: CERN - European Organization for Nuclear Research; 10年前，我在科普读物《宇宙的最后三分钟》里第一次读到在建的强子对撞机将揭开宇宙起源的秘密。昨天， LHC 2008 的第一束粒子成功发射，众多科学家持续二十多 ...; 5213 5 1 6

ash_riple_768180695 2009-2-25 21:32: 时间会证明，我是错的; “智者千虑，必有一失；愚者千虑，必有一得”。愚者的一得之处，未必就是智者一失之所在。所以，愚者不必沾沾自喜，智者在侥幸之余仍要惴惴不安。世间万物， ...; 3955 7 3 10

ash_riple_768180695 2009-2-4 15:34: Speed Grade——芯片的“速度等级”初探; 最初接触speed grade这个概念时，很是为Altera的-6、-7、-8速度等级逆向排序的方法困惑过一段时间。不很严密地说，“序号越低，速度等级越高”这是 Altera FPGA ...; 5716 13 6 13

ash_riple_768180695 2009-2-4 11:57: IEEE 1149.7 - 下一代JTAG调试标准; 相关链接： IEEE 1149.7 Reinventing JTAG for SoC debugging TI driving development, ratification of IEEE 1149.7 embedded system standard ...; 4583 6 0 6

ash_riple_768180695 2009-1-28 14:19: Fmax = 1.5GHz ?!; 今天在EETimes上看到新闻，一种最新的FPGA器件可以跑到1.5GHz。这么具有颠覆性的产品不可能是Altera或者Xilinx出品的，就算他们有这样的技术，现在推出也有点太 ...; 3352 6 5 11

ash_riple_768180695 2009-1-21 10:18: 图解用register balancing方法解决时序收敛问题一例; PIPELINING, RETIMING, REGISTER BALANCING是同一项技术的不同说法。可以手工操作，也可以交给EDA工具自动执行。 riple riple ...; 7677 5 9 14

ash_riple_768180695 2008-12-27 23:36: 一波三折——危险的“未分配”引脚; 第一折。半个月前，美国的同事对当前的一个工程进行了编译，并提交二进制文件（FPGA配置文件）给软件工程师进行集成。结果该二进制文件导致了整个系统的 ...; 4530 4 9 13

ash_riple_768180695 2008-12-13 21:13: 近期博客写作计划; 最近在思考一些问题，有了一些想法，准备深入挖掘一下。唯恐遗漏，先记在这里。 1. 时序收敛的手段和原理（完成），《深亚微米FPGA结构与CAD设计》读后感（延 ...; 3389 6 4 10

ash_riple_768180695 2008-12-8 22:09: 用之有道—如何用尽FPGA芯片的所有资源; 在我的上一份工作中，我进行FPGA设计的目标一直是以尽可能少的资源占用率实现系统能达到的最高性能。因为产品本身对成本十分敏感，对代码中每一个时序进程的使 ...; 8082 5 9 14

ash_riple_768180695 2008-12-6 18:35: An FPGA Designer's Nightmare; 奇文共欣赏。 riple http://www.fpgajournal.com/articles_2006/20061031_ghost.htm 看完这篇文章，心情无以言 ...; 5894 9 4 13

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