用户1664191的文章-第2页-面包板社区

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用户1664191 2014-12-29 13:58: verilog设计经验总结; 先记下来： 1、不使用初始化语句； 2、不使用延时语句； 3、不使用循环次数不确定的语句，如：forever，while等； 4、尽量采用同步方式设计 ...; 770 11 0 11

verilog

用户1664191 2014-12-29 08:56: FPGA综合实现; 在综合实现这一部分，ISE主要有5个步骤 synthesize,translate,map,placeroute,generate programming File synthesize: 工具可 ...; 1439 13 0 13

fpga 综合

用户1664191 2014-12-18 18:32: xapp859; xilinx xapp859介绍; 1117 7 1 8

pcie

用户1664191 2014-9-28 18:18: XILINX 7系列FPGA简介; 简单介绍了7系列FPGA的特点，对于选型可看一下; 775 9 0 9

7系列fpga简介

用户1664191 2014-9-28 15:57: Virtex-6 Clocking Resources 笔记; 全局时钟：每个V6器件有32个全局时钟线（global clock line），全局时钟线只能被BUFG驱动。其中只有12个全局时钟线能用到同一个时钟区域。全局时钟 ...; 721 2 0 2

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